您好，Marc，

我以前在客户主板上看到过一些问题，在参考电流盖的GND没有直接路径返回引脚12和13时，参考电流可以跟随输出功率。也尝试查看TEH VBG引脚的电压。如果此电压也随输出功率而变化，则参考被动的GND布局可能需要改进。这可能是由于参考的返回电流路径与输出的返回电流交叉。

尝试提起AVDD盖的GND侧，并将跳线从AVDD盖的GND侧焊接到引脚12和13。您也可以使用VBG盖来尝试此操作。我过去曾看到过VBG电压随输出振幅升高和降低，导致1个输出通道关闭。提起GND端的VBG盖并焊接跳线后，VBG电压稳定，通道不再关闭。

Justin

0 admin 7 年多前

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Justin，您好！
我做出了推荐的更改，但正如预期的那样，没有任何更改。所有GND都是稳定的。
顺便说一下：引脚20 (VBG)也已调制。我将阻隔C从1uF更改为10uF -只有轻微影响。
我尝试将TPAs模式更改为Mono BTL配置(输入C = DVDD，输出分开)，但在这种微妙的操作过程中出现了错误。明天我要更换TPA。
Marc

0 admin 7 年多前

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Justin，您好！
经过五天的努力，我们发现了问题。导致故障的不是AVDD引脚，而是引脚20 (VBG)。
VBG似乎对错误去耦非常敏感！ (安装的C的容量无关紧要)。
只有直接连接到阻塞C的引脚12/13 (模拟GND)才能完成此任务。
芯片固定不能以最佳方式实现。
另一种选择：电阻器220kOhm，从+12V连接到VBG。输入的参考电压更改，但TPA工作正常。我们首先做了这个，发现了PIN20的敏感性。
通过bandgap的电流显然处于最低端
BTW：第一个布局稍有不同的PCB样本从一开始就工作。 PIN20处的阻断器C也没有直接连接到PIN12/13 ... 流经Vref电路的电流的准确度是多少？...
所述问题仅出现在PBTL模式中。

Marc

0 admin 7 年多前

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您好，Marc，

感谢您发布解决方案。似乎你遇到了我之前提到的VBG问题，这就是为什么我提到使用AVDD帽和VBG帽尝试直接跳线的原因。根据您的接地平面布局，回路电流可能会干扰VBG基准。

我不确定VBG信号的容差/准确度，但当您的VBG受到影响时，您看到了6V AVDD (应该为7.8V)，因为AVDD基于VBG。

Justin

0 admin 7 年多前

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Justin，您好！

是的，找到了解决方案。

但为什么让芯片开发人员VBG如此敏感？或者其他方面：为什么VBG不够稳定？

为什么这些问题只在PBTL模式中出现？

TPA3255 EVM的布局在这方面也不完美。无论PBTL(是否有效)是否起作用，似乎都是巧合。

TPA3255s数据表仍然是REV A。其中没有任何提示表明将阻塞C连接至GND至关重要。

我认为TI可以做得更好...

Marc

0 admin 7 年多前

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您好，Marc，

仅当TPA3255的输入钝化布局没有短路径返回TPA3255的引脚12和13时，才会出现此问题。这种问题可能会在BTL和PBTL中发生，我认为这种情况仅发生在您的PBTL设计中，原因是您的BTL和PBTL布局之间的输入被动布局不同。

正确的做法是，我们应该在文档中添加一些重点，以提及在创建主板布局时管理参考引脚的接地回路电流的重要性。

Justin

音频（参考译文帖）

音频（参考译文帖）(Read Only)

[参考译文] TPA3255：通道A+B+C &amp；D负载不稳定问题