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[参考译文] TLV320ADC3101：时钟问题

admin
Guru**** 2386620 points
Other Parts Discussed in Thread: TLV320ADC3101
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/766216/tlv320adc3101-clock-questions

部件号：TLV320ADC3101

您好，

我将TLV320ADC3101作为从芯片，这里有一些 问题需要您的帮助。

1.同步时是否需要MCLK和BCLK (用于PLLCLK_In)？

2. BCLK和MCLK是否需要同步？

3. PLL支持将MCLK固定在512 kHz到50 MHz之间，约为24 MHz？

4. DMCLK/GPIO2引脚显示它用于PLL时钟输入，这意味着如果我还需要DMIC，我不能使用PLL？ 但是MCLK后面有一个音频时钟生成PLL，那么哪个是PLL的时钟输入？

5.如果我使用BCLK作为PLLCLK_In，我还需要MCLK吗？ 我可以接地还是断开MCLK？

此致，

鱼

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    TI__Guru**** 2386620 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    嗨，Fish，

    欢迎来到E2E，感谢您对我们产品的关注！

    ADC3101需要一个系统时钟来运行所有内部时钟，以便正常运行，此系统时钟可从MCLK或BCLK生成。 如果用于生成所有内部时钟的时钟没有标准音频频率(12.288MHz或24.576MHz)或相对低频(如3.072MHz)，则建议使用PLL。 您可以选择在从属模式下使用哪个时钟作为PLL的输入，请考虑应始终提供BLCK，即使选择MCLK作为系统时钟的输入。

    强烈建议同步MCLK和BCLK。 通常，BCLK应从系统中的通用音频MCLK生成。

     数据表中的规格是一个范围，因此PLL输入支持512KHz到50MHz之间的频率。

    DMCLK/GPIO是一个多功能引脚，也可用作PLL输入，但对于典型应用，PLL可以使用MCLK或BCLK，允许将GPIO引脚用于DMIC时钟。

    如果BCLK用作PLL输入，MCLK可以保持浮动。  

     此致，

     -Diego Mel é ndez López ñ a
      音频应用工程师