请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
部件号：TLV320AIC3104 您好，
我们目前正在使用TLV320AIC3104编解码器，并且正在尝试使用PLL从BCLK生成内部时钟。
BCLK为512KHz，fsref为4.8万，FS为1.6万，因此我们可以满足
COCODEC _CLK = 256 * fssref
标准如3104数据表的10.3 ．3.1 部分所述。
我们使用的K值为48.0 [K = J.D，其中J = 48，D = 0]，R为8，P为2。
现在，第24页显示：
'当PLL已启用且D = 0000时，必须满足以下条件才能满足指定的条件
性能：
2 MHz≤(PLLCLK_IN/P)≤20 MHz
80 MHz≤(PLLCLK _In×K×R/P)≤110 MHz
4≤J≤55 ’
这似乎表明51.2万的BCLK无效，因为'PLLCLK_IN/P'低于最小2MHz值。 即使是P of 1，我们仍然不能满足要求。
现在51.2万的BCLK由比特率设置：
数据长度(以位为单位)* 2 *采样频率= 16 * 2 * 1.6万 = 51.2万。
我认为BCLK须留至51.2万，这是否正确？ 或者它可以是51.2万的乘数而仍然有效吗？
如果BCLK必须保持在51.2万，那么为编解码器提供MCLK以使此设置正常工作的唯一解决方案是什么？ 如果我们提供MCLK，是否必须将其与I2S BCLK同步，以便它们使用相同的定时？
此致，
