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[参考译文] SRC4382:有关 RDY 引脚失效的问题

Guru**** 2482215 points
Other Parts Discussed in Thread: SRC4382

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1120724/src4382-question-about-de-assertion-of-rdy-pin

器件型号:SRC4382

大家好、团队、

我对 SRC 块 RDY 引脚的行为有疑问。

在我的应用中、Porta 是从器  件、用于接收可能存在或不存在的 I2S 信号(不存在意味着没有 BCLK、没有 LRCLK)、DIR ch0也用作 AES/EBU 输入、而 portB 是 I2S 输出。 SRC 输出驱动端口 B、而 SRC 的输入由主机通过寄存器0x2D 动态选择。

我选择 DIR 输入 、一切正常:如果我将数字音频信号连接到 ch0输入、我会看到信号锁定(来自 DIR PLL)和 RDY (来自 SRC)被置为有效、当我分离信号时、LOCK 和 DIR 都被置为无效。

在这种情况下、如果我尝试在相关 I2S 输入流不存在时将 SRC 源更改为 PORTA、则 RDY 的状态(如果已置位)不会恢复为取消置位。 我猜是当 SRC 的输入源丢失时、RDY 信号会取消置位、但在这种情况下芯片不会这样做。

数据表中没有明确说明这一点、您能给我一些详细信息吗?

非常感谢您的参与、

Marco。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Marco:

    SRC4382 RDY 是  来自速率估算器块的低电平有效就绪输出、表示输入/输出采样频率比已确定。  当输入和输出伺服环路都切换到慢速模式时、RDYz 输出 将被强制为低电平、这表示 SRC 已完成速率估算过程。  由于就绪信号可 连接到高电平有效静音输入 以提供自动静音功能 (以便在速率估算 器处于转换状态时输出端口处于静音状态)、这意味着在速率估算器完成计算之前、RDYz 不会变为低电平。  因此、我不希望它保持其值。 这是一个非常成熟的器件、没有太多其他信息可用。 我将会看到我是否可以找到任何其他文件、这可能需要一段时间、因为我将在办公室外工作几天。  

    如果我发现任何问题、我会告诉您。

    此致、

    Arash

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    您好 Arash、

    非常感谢您的回答。

    我可以确认速率估算器在我的应用中也能正常工作、但当我在未施加信号的情况下将 SRC 输入切换到 Porta 时、RDY 的状态不会更新(状态似乎为保持)。

    是的、如果您能向我收集有关此问题的一些额外信息、那将会很棒!

    此致、

    Marco。

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    当然、我会询问周围是否有其他信息/文档。

    此致、

    Arash

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    大家好、我 在这个主题上做了一些搜索、我发现 讨论了一个类似的行为 、并确认"如果端口 B 上没有输入时钟信号、则 RDY 引脚将不会像对 SRC 那样进行相应调整、 我使用上面的脚本在 EVM 上验证了它们。  当源时钟或字时钟保持空闲时、RDY 在这些情况下不会改变。 "

    您可以  在以下链接中阅读更多内容:

    https://e2e.ti.com/support/audio-group/audio-internal/f/audio---internal-forum/110522/src4382-rdy-line-functionality?tisearch=e2e-sitesearch&keymatch=src4392%25252525252525252520RDY#

    由于这些器件 非常成熟、因此没有太多信息可用于了解原因。   

    此致、

    Arash

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    尊敬的 Arash:

    很明显、谢谢。 我们将使用主机器件管理 SRC 的行为。

    此致、

    Marco。