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器件型号：TLV320ADC3120 您好、专家、
我的客户遇到 的问题是、当 BCLK/FSYNC 比值小于64时、SDOUT 不输出。
请给我建议。
客户想要设置 MCLK＝14.7456MHz、 FSYNC_OUT＝384kHz 和 BCLK= 12.288MHz (/或9.216MHz)。
确定 设置(但它不是客户想要的配置)
MCLK = 14.7456MHz
BCLK Div 值：3.
FSYNC Div 值：64
PLL J 多路复用：5
PLL D 多路复用：0
计算的输出
BCLK_OUT=24.576MHz
FSYNC_OUT＝384.0000kHz
BCLK/FSYNC 比率=64
NG 设置#1
BCLK Div 值：6.
FSYNC Div 值：32
计算的输出
BCLK_OUT=12.2880MHz
FSYNC_OUT＝384.0000kHz
BCLK/FSYNC 比率=32
未 输出* SDOUT
NG 设置#2
BCLK Div 值：8
FSYNC Div 值：24
计算的输出
BCLK_OUT=9.2160MHz
FSYNC_OUT＝384.0000kHz
BCLK/FSYNC 比率=24
未 输出* SDOUT
谢谢
穆克
