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[参考译文] TLV320ADC3120:未从 SDOUT 输出

Guru**** 1122710 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1041835/tlv320adc3120-not-output-from-sdout

器件型号:TLV320ADC3120

您好、专家、  

我的客户遇到  的问题是、当 BCLK/FSYNC 比值小于64时、SDOUT 不输出。

请给我建议。

客户想要设置 MCLK=14.7456MHz、 FSYNC_OUT384kHz 和  BCLK= 12.288MHz (/或9.216MHz)。

确定 设置(但它不是客户想要的配置)

MCLK = 14.7456MHz

BCLK Div 值3.

FSYNC Div 值64

PLL J 多路复用:5

PLL D 多路复用0

计算的输出

BCLK_OUT=24.576MHz

FSYNC_OUT384.0000kHz

BCLK/FSYNC 比率=64

NG 设置#1

BCLK Div 值:6.

FSYNC Div 值:32

计算的输出

BCLK_OUT=12.2880MHz

FSYNC_OUT384.0000kHz

BCLK/FSYNC 比率=32

未   输出* SDOUT

NG 设置#2

BCLK Div 值:8

FSYNC Div 值24

计算的输出

BCLK_OUT=9.2160MHz

FSYNC_OUT384.0000kHz

BCLK/FSYNC 比率=24

未   输出* SDOUT

谢谢

穆克

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    您好、Muk、

    我能否获得寄存器设置以及这是用作从模式还是主模式?

    此致、

    Carson

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    Carson、您好!

    感谢你的答复。

    客户正在使用主模式。

    它们尝试获取寄存器凸点。 如果我获得寄存器值、我将与您共享它、

    谢谢

    穆克

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    好的、是的、寄存器设置在调试中非常有用