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[参考译文] TLV320AIC3204:容性负载

Guru**** 2540720 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1026225/tlv320aic3204-capacitive-load

器件型号:TLV320AIC3204

团队、

我正在使用 TI TLV320AIC3204IRHBT 编解码器进行设计,我的方案是,在同一 SPI 总线上有6个编解码器,并将 FPGA 用作总线主控。 我正在尝试了解编解码器施加的电容负载类型以及可以在其数字 IO 上驱动的电容负载。 它们看起来具有10pF 的输入电容,但不清楚它们在10MHz SPI 总线上能够可靠驱动的是什么:

   

“2 TTL 负载”是测试条件。 在我的案例中、MISO 线路上有6个编解码器(每个10pF)和 FPGA (4pF)、因此总共~64pF。 将上述数据表解释为表示编解码器 IO 可以驱动20pF 是否错误?

感谢您提供有关此器件的更多信息。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    上图显示了 SCLK 的上升时间(TR)为4ns。    这是波形从 Vcc 的10%到90%所花费的时间。

    V=I*TR /C   假定标准负载为10p。

    I=V*C/TR

    I=2.6*10p/4ns

    I=6.5ma。   

    保守地设置 I=5mA  内部拉电流或灌电流

    容性负载64p 时的效率

    tr=v*C/I

    TR=2.64*64p/5mA

    TR=34ns

    MISO 的上升和下降时间似乎为33ns。   

    请告诉我您的意见。