[参考译文] TLV320ADC6140：ADC 采集时序不准确

在主控模式下、W CLK 和 BCLK 由外部提供。 您是否在 BCLK 上测量48kHz 的 WCLK 和48K*64=3.072kHz 的频率？

排印错误

n 主控模式 W CLK 和 BCLK 由外部提供。 您是否在 BCLK 上测量48kHz 的 WCLK 和48K*64=3.072MHz 的频率？

根据我们的理解、当 TLV320ADC 处于主控模式时、外部只需要一个 MCLK。 ADC 芯片生成 WCLK 和 BCLK 以与控制器共享。 目前、除了我们用于对通信进行基准测试的控制器本身之外、我们没有任何其他可靠的测量方法。 实际上、从 ADC 芯片生成的 CLK 周期似乎存在一些问题、我们希望予以纠正。

抱歉、我实际上是指从模式。

您在示波器的 WCLK 和 BCLK 输出上测量什么？ 如果 WCLK /BCLK 不是48kHz/3.072Mh、则可能存在问题

时钟设置、我将查看您的寄存器。

我们目前没有示波器。 因此、我们使用消除过程来确定由 ADC 芯片生成的 BCLK 和 WCLK 应该存在一些问题。 我们通过用新的振荡器替换它来排除出现故障的振荡器。 我们通过使用从 I2S 传感器操作控制器来排除控制器上的任何驱动程序问题。 现在、唯一可能的问题可能是 TLV320芯片本身上的寄存器配置问题。 如果您可以查看它、那将会很棒。

为了让您有一个想法、在48kHz 频率下采集的32KB 数据包、理论上需要大约85ms、需要94ms 才能到达控制器。  

在寄存器0x16中尝试0x02。 其他的看起来不错。

尝试测量波形频率。

这对我们没有帮助。 使用主模式时、我们将面临此问题。 我们尝试将 TLV320ADC 用作从器件、但我们没有遇到相同的问题。 如果这能提供任何线索、说明我们在主模式下可能面临的问题。