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[参考译文] TLV320ADC3120：在没有带外部时钟设置的 MCLK 时钟的情况下的行为

admin
Guru**** 1737970 points
Other Parts Discussed in Thread: TLV320ADC3120
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1034073/tlv320adc3120-behavior-in-case-of-no-mclk-clocking-with-external-clock-setting

器件型号：TLV320ADC3120

您好、专家、

客户使用 TLV320ADC3120设置 PPC3的外部时钟 。

通常、它们将向 GPIO 输入14.7456MHz 时钟。

作为不规则状态、他们正在考虑禁用到 GPIO 的时钟发生器的情况。

如果启用了时钟输入 、它们可以确认 FSYNC=384kHz 并且正常运行与客户设置相同。  

但是、如果 禁用时钟输入  、FSYNC 大约为120kHz、器件似乎也会通过 I2S 发送任何数据。 客户觉得  没有时钟就没有工作了。

正常工作吗？

此外、您能否告诉我在以下条件下输出 FSYNC 的原因

-外部时钟设置

-非输入时钟(客户理解、 这是不正常的情况)

-其他输入信号将正常工作并通电(时钟信号除外)  

寄存器设置如下、

页面 寄存器地址 寄存器名称 寄存器值
0 0x00 PAGE_CFG 0x00
0 0x01 SW_RESET 0x00
0 0x02 SLEEP_CFG 0x81
0 0x05 SHDN_CFG 0x05
0 0x07 ASI_CFG0 0x70
0 0x08 ASI_CFG1 0x00
0 0x09 ASI_CFG2 0x20
0 0x0A ASI_Mix_CFG 0x00
0 0x0B ASI_CH1 0x00
0 0x0C ASI_CH2 0x01
0 0x0D ASI_CH3 0x02
0 0x0E ASI_CH4 0x03
0 0x13 MST_CFG0 0xC2
0 0x14 MST_CFG1 0x79
0 0x15 ASI_STS 0xFF
0 0x16 CLK_SRC 0x10
0 0x1f PDMCLK_CFG 0xb0
0 0x20 PDMIN_CFG 0x00
0 0x21 GPIO_CFG0 0xa2
0 0x22 GPO_CFG0 0x00
0 0x29 GPO_VAL 0x00
0 0x2A GPIO_MON 0x00
0 0x2B GPI_CFG0 0x00
0 0x2F GPI_MON 0x00
0 0x32 INT_CFG 0x00
0 0x33 INT_MASK0 0xFF
0 0x36 INT_LTCH0 0x00
0 0x3A CM_TOL_CFG 0x00
0 0x3B BIAS_CFG 0x00
0 0x3C CH1_CFG0 0xa8
0 0x3D CH1_CFG1 0x00
0 0x3E CH1_CFG2 0x0B
0 0x3F CH1_CFG3 0x80
0 0x40 CH1_CFG4 0x00
0 0x41 CH2_CFG0 0xa8
0 0x42 CH2_CFG1 0x00
0 0x43 CH2_CFG2 0xC9.
0 0x44 CH2_CFG3 0x80
0 0x45 CH2_CFG4 0x00
0 0x48 CH3_CFG2 0xC9.
0 0x49 CH3_CFG3 0x80
0 0x4A CH3_CFG4 0x00
0 0x4D Ch4_CFG2 0xC9.
0 0x4E Ch4_CFG3 0x80
0 0x4F Ch4_CFG4 0x00
0 0x6B DSP_CFG0 0x01
0 0x6C DSP_CFG1 0x48
0 0x70 AGC_CFG0 0x00
0 0x71 GAIN_CFG 0x00
0 0x73 IN_CH_EN 0x80
0 0x74 ASI_OUT_CH_EN 0xC0
0 0x75 PWR_CFG 0x00
0 0x76 DEV_STS0 0x00
0 0x77 DEV_STS1 0xC0
0 0x7E I2C_CKSUM 0xC2
1 0x00 PAGE_CFG 0x01
1 0x1E VAD_CFG1 0x20
1 0x1f VAD_CFG2 0x08

 

谢谢

穆克

  • 0
    TI__Guru**** 1737970 points
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    您好、Muk、

    为了澄清这一点、您想知道为什么在您删除 MCLK 输入时 FS_RATE 从384KHZ 变为120kHz？

    此致、

    Carson

    低功耗音频团队

  • 0
    TI__Guru**** 1737970 points
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    Carson-San、您好

    感谢您的回答。

    是的、我想知道它。

    穆克

  • 0
    TI__Guru**** 1737970 points
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    Carson-San、您好

    感谢您的回答。

    是的、我想知道它。

    穆克

  • 0
    TI__Guru**** 1737970 points
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    因此、如果未接收到 MCLK、则 PLL 会尝试根据什么情况生成频率、但您的寄存 器也会在 fs = 384KHz 时设置为384 x FS 的不受支持的位速率、因此这也是不规则的。 我可以在一周结束时进行基准测试、但我无法验证这是否符合预期。

    此致、

    Carson

  • 0
    TI__Guru**** 1737970 points
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    您好、卡森-圣

    我希望您检查  您一侧的工作台测试。 我等待你的结果。

    此外、您在下面的评论是什么意思？ 请您再次详细解释一下这条评论吗？

    "此外、当 fs = 384KHz 时、您的寄存器还设置了不受支持的384 x FS 比特率 、因此这也是不规则的"

    谢谢

    穆克

  • 0
    TI__Guru**** 1737970 points
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    您的 Fs= 384KHz、并且 BCLK 与 FS 的比率为 x384、这将创建一个器件不支持的 BCLK

    器件仅支持具有数字的电池、因此使用您设置的电池不在规格范围内。

  • 0
    TI__Guru**** 1737970 points
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    我将尝试进入实验室进行测试、但请耐心等待、因为我目前正在进行基准测试。

  • 0
    TI__Guru**** 1737970 points
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    您好、再说一次、

    我尝试模拟您的场景和设置、似乎没有从 FSYNC 获取时钟、但否则、我无法告诉您为什么您会得到这种类型的响应、我也无法就超出数据表规格的内容提供建议。

    此致、

    Carson