[参考译文] PCM1865：PCM1865 4通道 I2S

大家好、Zak、

非常感谢！

更进一步，如果与低噪声 opa2350相比，ADC 内的 PGA 能否比 噪声系数中的前者更好？  我曾考虑过前置 OPA 和内置 PGA 之间的增益分布、您能提供一些建议吗？

IBest 此致、

James

大家好、Zak、

非常感谢！ 很棒的帮助！

进一步的测试表明，无论 FS 为96k 还是192k，输出中 FS/4组件的泄漏都要高一点。 泄漏比输出本底噪声高5-10dB、如果以 FS 48K 运行、泄漏将消失。 ADC 由 LDO +3.3V 供电，系统 由一个大容量模式 DC-DC 转换器+5V 供电 ，该转换器与384k 同步，是 FS  192k 的两倍。  Fs/4信号可能来自哪里？ 请提供一些建议吗？

IBest 此致、

James

尊敬的 James：

我不知道为什么您会在 Fs/4处看到泄漏增加。 您是否有任何可以共享的数据？

最棒的

Zak

大家好、Zak、

非常感谢！  

我们将在全信号带宽为 Fs/2的采样检测器中运行 ADC。 当没有信号输入时、ADC 应在 FFT 之后输出平坦的反石斑块本底噪声。 当 fs=96k 或192k 时、Fs/4处有一些峰值信号。  电平将比本底高5-10dB。 但当 fs=48K 时、反石斑 比上面的干净得多。 峰值信号在 ADC 内部以及20kHz 音频带宽之外似乎存在某种泄漏。 有任何可能的原因，请给我一些建议吗？

此致、

James

大家好、Zak、

更多信息。  

PGA 已设置为最大32dB、无信号输入。 3.3V VDD 来自同步至384KHz 的直流/直流转换器。 您是否认为 Fs/4组件来自  直流/直 流转换器的峰值互调干扰？  但为什么是 FS/4？

希望获得您的建议。

此致、

James

大家好、Zak、

请参阅附件。 这是 ADC 数据的 FFT 结果。 满量程为 fs= 192k、中心附近的2个尖峰是+-fs/4泄漏信号、电平+13db 高于本底噪声。 如果将 fs 更改为96k、尖峰仍然是相同的位置、但仅 比本底噪声高7dB。

我在4通道模式下运行 ADC、并将另一个2通道输入悬空。 我的板上没有这样的 FS/4时钟、最低时钟为 LRCK、192K、bck 为6.144Mhz。 因此、我无法想象泄漏来自哪里。  芯片内部还是外部？

希望得到您的进一步建议！

此致、

James

尊敬的 James：

感谢您分享更多系统详细信息。 我不确定这种音调的确切来源。 我建议尝试以下几项：

1) 1)如果可以、更改直流/直流转换器的开关频率、或通过 LDO 或电池驱动 PCM186x、以查看音调的行为是否发生变化。

2) 2)使用较低的 PGA 增益进行测量、以确定这是由前端还是调制器产生。 如果它随 PGA 增益变化、这可能是一个空闲提示音、我将尝试在我的末尾验证这一点

最棒的

Zak

大家好、Zak、

非常感谢！

测试报告：

1.改变 DC-DC 转换器的频率或 增加 LDO 没有明显的变化。  

2.同样对于 PGA 设置、  即使在0dB 也没有明显的变化。  

3.将 ADC 的输入端断开到前端放大器，Fs/4音变弱，但仍然可以注意到。  

更多信息。  

ADC 以24MHz 时钟在主模式下运行、PLL 锁定在98.304Mhz 上。

希望获得您的进一步建议。

此致、

James

尊敬的 James：

我对上一个星期我不在办公室时出现的延误表示歉意。 我将了解我是否可以在 EVM 上重新创建此行为、但由于最近暴风雪在达拉斯的情况、我将无法在下周之前进入实验室。 如果您在您的最终解决方案中找到任何解决方案、请告知我们！

最棒的

Zak

大家好、Zak、

非常感谢您的友好回复！

现在没有进展。 我们怀疑，这种情况必须与财政司司长有某种关系。  在我的广泛应用中、有6种固定时钟源、24MHz、25MHz、98.304Mhz、6.144Mhz、 96kHz 和384Khz。 考虑到堆叠比本底噪声高大约+10dB、因此很弱、哪个时钟可能是主要原因？

此致、

James

大家好、Zak、

非常感谢您提供的详细信息！

漏电似乎来自 MCU 的接地噪声耦合。  强共模 噪声可能会在 ADC 通过电源轨之前泄漏到 L 和 R 通道前置放大器中。  我正在使用 ADC 的单端输入模式、以及用于共模噪声抑制的差分模式如何？   

此致、

James

大家好、Zak、

非常感谢！

我将尝试修改硬件！  很棒的帮助！

此致、

James