Other Parts Discussed in Thread: PCM1840
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器件型号：PCM1840 您好！
我们希望在一个电路板上使用5个 PCM1840 ADC -所有 ADC 均采用 TDM 音频接口格式。
我们的计划是：
-主控模式下的第一个 ADC，该 ADC 为处于受控模式的其他4个 ADC 驱动信号 FSYNC 和 BCLK。
-我们为第一个处于主控模式的 ADC 使用了一个12、288MHz 的时钟振荡器，并且希望使用48kHz 的采样率。
- 我们使用 TDM 音频接口格式、每个 ADC 将输出信号 SDOUT 直接馈送到 FPGA。
- FPGA 可以通过路由到全部5个 ADC 的通用复位线路复位所有 ADC。
我们的问题：
－这一概念是否合适，或应改变什么？
-对于256 x FS、是否正确驱动 md0 =低电平？
- ADC 将以什么频率驱动 BCLK？ (12、288MHz、与第一个处于主模式或任何其他频率的 ADC 的时钟类似？)
- 当第一个 ADC 开始驱动 信号 FSYNC 和 BCLK 时、5个 PCM1840将显示什么加电行为、而并非所有处于从模式的4个 ADC 都已关闭？
-只有输出数据信号 SDOUT 不正确、并且在 ADC 关断后下一个 FSYNC 将会正确吗？
－ 会产生什么效果或副作用？
