[参考译文] PCM1865：在运行时更改 FS 时 PCM1865出现假抗混叠

大家好、团队、

当改变 FS 时、我们只需重新写入 PLL 和一些与时钟相关的寄存器、并将其他寄存器保持不变、如下所示为48K：

缺少任何内容？

此致、

James

H James、

请给我一些时间来查看您的设置并返回给您。 您能否详细说明您看到的问题？ 我不知道虚假抗混叠响应的含义是什么。 您可以从测试中共享的任何数据都有助于了解您所面临的问题。

最棒的

Zak

大家好、Zak Kaye、

非常感谢！

我们将编解码器用作接收双 IQ 信号的 ADC。  当在加电时以48K、96k 或192k 的 FS 之一运行时、相位是正确的。 但是、当我们在 运行时更改 FS 时、可能会丢失相位、从而 在执行 FFT 后检测到混叠信号。 或者、在这种情况下、数字滤波器在编解码器内部破裂了吗？ ADC 在主模式下运行、我们只需停止 MCU 的 I2S DMA 并按上述方式更改时钟相关寄存器。  

您能帮您评估 EVM 板中的问题吗？  是否 有任何命令可以在运行时复位 ADC？   

此致、

James

您好、Zak、

非常感谢！

我们使用24MHz 作为主时钟。 您建议不要重新配置 PLL、只需修改分频器寄存器即可更改 FS？ PLL 和 分频器寄存器的设置是 您之前 的文档的以下内容： PLL 工具 PCM186x、应该是正确的？

您的文件是 PCM186xMixerCoefficiientwithmacro？

我们假设 L/R 通道的相位有时在动态更改 FS 时发生变化。

是否有任何命令可以重置相位？

此致、

James

James、您好、

是的、抱歉我必须链接了错误的文件、PLL 工具是正确的文件。 不过、您的分频器设置与所需的时钟设置不匹配。 下面是我生成的脚本：

我建议不要在切换采样率时更改 PLL 值、只更改分频器。 或者、对于 atuoclock 方案、您可以将 CLKDET_EN 设置为1、然后只需配置寄存器0x26和0x27。

您好、Zak、

非常感谢！

1.我用 我的检查了脚本，唯一不同的是我的参数设置，如下所示：

这似乎也是一个可以接受的结果。

2.您意味着它可以将  CLKDET_EN 设置为1、即使在具有适当 PLL 配置的非音频频率 MCLK 输入(24MHz)上运行也是如此？  如果是，那就很好了。

3.在检测到错误时如何软重启编解码器？

4.是否有任何安全订单来设置寄存器？ PLL 优先还是 FMT (寄存器0x0B)？

此致、

James