[参考译文] PCM1840：从模式下的时钟时序要求

Zak 您好！

感谢您的及时回复。

 

好的、我可以在 TLV320ADC3104上看到相同的时钟计时定义、它看起来是您的设计团队历来使用此计时要求的。

您能澄清一点吗、这个6.6章节规范是否涵盖了主模式和从模式？

 

此致、

Mochizuki

你好、Zak、

我们的客户很难维持10nsec 的上升/下降时间要求、因为即使他们移除了转储电阻器、DSP 也无法快速驱动。 他们需要添加时钟缓冲器以满足此要求。

无论它们使用的是竞争对手 A 的 ADC，它们的时序要求都是遵循的。

它仅指定最小 BCK 脉冲宽度时序、根据 Vth 电压时钟时序、无10-90%压摆率要求、并且值根据 FS 设置、BCK 速率而变化。

 

从工程师的角度来看，很容易理解为什么需要 ADC 器件功能满足这一要求。

对于 PCM1840和 TLV320ADCxxxx、需要绝对固定值10nsec 10-90%、无需考虑基于 Vth 点的 fs 设置和有效脉冲宽度。 因此、我们的客户现在对这种差异感到沮丧。

他们想知道、如果在 fs=48kHz 64BCK=3.072MHz=325.5nsec 的条件下上升和下降时间达到15nsec 会发生什么情况？ 它可能与 TDM 384BCK=18.432MHz=15nsec 环境不同。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

我知道这是系统/设计规格的问题、目前我们不能做任何事情。 但是、您的团队是否有任何好主意来放松音频 ADC 市场中非 TDM 格式环境下的低时钟速率和例外要求。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

你好、Zak、

我们的客户很难维持10nsec 的上升/下降时间要求、因为即使他们移除了转储电阻器、DSP 也无法快速驱动。 他们需要添加时钟缓冲器以满足此要求。

无论它们使用的是竞争对手 A 的 ADC，它们的时序要求都是遵循的。

它仅指定最小 BCK 脉冲宽度 、根据 Vth 电压时钟时序、无10-90%压摆率要求、并且值根据 FS 设置、BCK 速率而变化。

从工程师的角度来看，很容易理解为什么需要 ADC 器件功能满足这一要求。

对于 PCM1840和 TLV320ADCxxxx、需要绝对固定值10nsec 10-90%、无需考虑基于 Vth 点的 fs 设置和有效脉冲宽度。 因此、我们的客户现在对这种差异感到沮丧。

他们想知道、如果在 fs=48kHz 64BCK=3.072MHz=325.5nsec 的条件下上升和下降时间达到15nsec 会发生什么情况？ 它可能与 TDM 384BCK=18.432MHz=15nsec 环境不同。

我知道这是系统/设计规格的问题、目前我们不能做任何事情。 但是、您的团队是否有任何好主意来放松和满足此音频 ADC 市场中在非 TDM 格式环境下的低时钟速率例外要求。

此致、

莫奇雪

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您好！

我之前的帖子与文档重复。

请将其滚动到最下面的行。

 

此致、

Mochizuki