[参考译文] 需要一个部件将字速率输入(44/48/ETC)乘以主时钟速率

您好、Matt、

我四处查看了可能与 CS2100匹配的器件、但我没有看到任何类似功能的器件。 我能找到的最接近的是 PLL1708、但这是一个从已知主时钟速率到多个采样频率的时钟发生器、而不是另一种方法。  

我来自时钟团队；如果我忽略了某个问题、我将与音频团队的某个人进行联系。

此致、

谢谢 Derek！

您好、Matt、

CDCE6214通常用于 AVB 应用、作为可调 PLL 来恢复媒体时钟。 但是、如果您只需要 CS2100等时钟倍频器、您需要什么输入频率？ 如果它太低、那么我们的大多数电流器件可能无法支持它。 LMK5B12204可支持低至1Hz 的输入频率、如果这不是一个过频。

此致、
Hao

您好、Collin

感谢您的回复。

不幸的是、专业方面的标准是字时钟、因此 bck 不是一个选项。   

我们使用此方法将多钻机系统(通常为16-128个通道)中的所有 ADC 锁定到单个主电源。  如果您同时有这么多通道、则采样延迟引起的相位问题可能会成为一个严重问题。  所有大型钻机都具有75欧姆 BNC 连接、具有字时钟输入和输出。

对于一对乘法器、可以在 x16、x8和 x4之间进行选择、然后馈送到您的音频产品系列中、以实现 x32的固定乘法、情况如何？  你怎么看？

我非常感谢大家在这里提供的帮助。  我知道我们是一个较小的市场、我们的运营标准与其他较大的细分市场有很大不同。  因此、对我来说、这对我来说意味着我可以获得帮助。

Matt、您好！

感谢您说的好的话-总是很高兴与优秀的客户合作。

有关同步的非常有趣的应用反馈。  如果您可以获得高于500kHz 的48kHz 频率、则它将用作 BCLK 输入、该输入可被 PLL 提升至所需的 MCLK 频率、以用作总线主控和内部处理状态机。

您是否会绘制链中16-128个器件的2-4个所需连接的方框图、以了解音频总线主控将是谁以及预期的音频总线(多 I2S、共享 TDM 等)是什么样的？   

您好 Collin

感谢您的回复。  我对拖延答复表示歉意。

我已经制作了一 个 pdf 流程图 、其中显示了我需要完成的工作。

因为这个特定链中的所有 AD 都将同步到一个 AD 芯片、所以我将让主 AD 芯片为其他器件生成所有 bck/wck/适当的时序。  通过 DIT4192的 AES 输出、因此无需执行 TDM、仅左对齐 I2S。  它实际上非常简单

希望这对您有所帮助。   

您好、Matt、

抱歉、您是否会将.PDF 附加到论坛？  由于此处的 IT 策略、我们无法访问任何 Web 共享驱动器、因此无法访问附件。

您好、Collin

抱歉--我添加了一个链接，因为新的板格式不允许我附加图像或 pdf。  除非我没有什么东西？

我使用 Silicon Labs Si5344在小型 FPGA 中进行逻辑时钟合成(设计中已经完成了其他工作)、以实现频率检测器、然后用于对5344进行适当输出频率的编程。 FPGA 中有一个包含所有参数的查找表、在检测到更改后、将读取该表、并通过 I2C 将每个参数发送到5344。 我的设计意图是同步到传入的 Word 时钟、预期 WC 将是六种规范频率之一(44.1和48kHz 及其2x 和4x 倍频)。 这些器件的一个很酷的方面是、WC 被用作传入参考。 如果没有 WC、则输出将根据芯片配置自由转动、并始终生成所需的调制器时钟、抖动取决于连接到芯片的振荡器的质量。 一旦它检测到一个基准时钟输入、它就开始工作并几乎立即锁定。 我的设计使用5344来生成调制器时钟、位时钟和 L/R 时钟、因此低频时钟不需要其他逻辑。

TI 拥有 一系列 看起来等效的时钟合成芯片、因此从那里开始吧。 我说"看起来"是等效的、因为 我对其中任何一个都没有直接的经验。