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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/995473/pcm1808-q1-rise-time-fall-time-of-lrck-and-bck
大家好、
在从机模式下、如果 BCK 和 LRCLK 上升时间和下降时间不满足20ns、会发生什么情况？ 假设可以通过一个裕量来满足其他接口时序。
此致、
您好！
过多的上升和下降时间会导致抖动增加、因为边沿可能在略微不同的时间点进行采样、这将降低器件的噪声性能。 它还可能导致数字电压轨上的功耗更高一些。 该器件不包含集成 PLL、因此对抖动更敏感、因此如果可能、我建议使用可满足这些时序要求的时钟缓冲器。
最棒的
Zak
