[参考译文] SRC4382：SRC4382的非恒定输出延迟

您好、Alessandro、  

您指的是什么延迟？ 器件的净群延迟应是内插滤波器和抽取滤波器延迟的组合、这将远高于500ns。

如果您尝试同步多个器件、您是否使用相同的 MCLK、BCK、LRCK 驱动它们？

最棒的

Zak

Zak 您好！

感谢您的回答。

是的、实际上总的延迟是您说过的、但我要说：
-我在两个不同的器件上安装了两个重采样器。
-两个器件的速度与相同的 AES-EBU 信号
-可以对 ASRC 进行重新编程、以适应不同的配置：在一个配置中
它应产生37KHz 的采样输出、而在另一个输出中、它应产生195KHz 的输出。
这两种配置之间的更改是对内部 PLL 进行重新编程、从而进行切换
将外部 MCLK 设置为适当的频率(大约18 MHz 和大约25MHz)并切换 ASRC
从 A 到 B 的输入
-这是个问题：如果我用相同的 AES 信号给两个器件馈送信号、然后我进行比较
在两个模拟转换输出中、我看到两个输出具有不同的延迟。
有时相对延迟也可能为零、但它取决于器件的加电方式。
问题在于、在两种配置之间切换、即两个信号之间的相对延迟
可以是大约+/- 10uS 之间的任何值。
此外、我得到的任何相对延迟、如果我干扰 MCLK、可以更改它：假设我有1uS 的延迟、
我将 MCLK 接地一段时间、然后释放、ASRC 以12us 延迟锁定。
我再次将 MCLK 接地(未触摸内部寄存器)、它以5us 延迟等方式重新锁定；否
断开/重新连接 AES 信号时会观察到"延迟跳转"。

无论数据表中规定的整个重采样延迟如何、输出相位/延迟都是如此
与 PLL 锁定传入信号的方式相关。 我不关心绝对 I/O 延迟、它可以是绝对 I/O 延迟
任何值、但务必始终保持相同。

我知道这两个器件应该由同一个 MCLK 进行处理(这两个器件都在主控模式下运行、所以它们将会运行
生成它们的 BCLK 和 LRCK)、但正如我之前所写的、它们不会安装在同一设备上。
它们的 MCLK 由外部提供、因此器件之间的频率完全相同、但相同
每个 MCLK 的相位关系可能不同：无论如何、对两个器件上的两个 MCLK 进行相位校准没有任何积极影响。

此外、开始这条线程的人
e2e.ti.com/.../src4382-phase-difference-amongst-tx-output-pins

使用两个 ASRC、就像它们应该使用的一样、使用它们的常见 MCLK、LRCK 和 BCLK、但似乎他正在体验
同样的问题。

到目前为止我实现的最大值是、通过寄存器0x01关闭和打开 ASRC 块、一旦我发送了新配置、我就有了
使用37KHz 输出时的最大延迟不确定性为+/-1us、使用195KHz 输出时的最大延迟不确定性为+/-10us；对于我们的应用
第一个几乎是可以接受的，而第二个则不是可以接受的。

非常感谢。

Zak 您好！

出于完整性考虑、我在上一篇文章中说、只有当我干扰 SRC4382 MCLK 时、才会发生相位跳跃
线路和/或如果我重新编程其内部 PLL 寄存器；在任何情况下、我都没有在连接和重新连接时观察到相移
AES-EBU 输入信号。

同时、我进行了其他测试：我将两个处于从模式的 PCM5100连接到两个 SRC4382输出并对其进行转换
输出始终完全对齐。 无论您可以做什么来干扰它：中断 MCLK、断开连接
并重新连接输入信号、始终会导致完全对齐的输出。
PCM5100s 仅由 SRC4382 BCLK 计时、并将生成内部 MCLK。

然后、FPGA 使用 SRC4382输出、我们将深入研究它的直觉、因此我会问  
以下是几个问题：
-I 需要将 ASRC 输出速率从大约37更改为大约195KHz (一步、非连续)、
是否有更好的方法来实现此目的？ 实际上、我只需更改 MCLK、然后重新加载 SRC 内部 PLL 寄存器、
然后我在内部复位它(寄存器0x01写入0、一段时间后写入0x33)。 请注意
最后一个操作在低采样率模式(37KHz)下部分解决了该问题、但在较高采样率模式下运行时、
此外、当我发出 RESET 命令时、即使我没有更改内部 PLL 寄存器、也可以看到相位跳转。
第一个问题是：必须"动态"更改 MCLK/PLL、是否有首选方法/顺序来执行此操作？

第二个问题：为什么 PCM5100永远不会发生变化？ 我知道它会根据传入的 BCLK 生成其内部时钟、  
我认为、当其输入端的任何内容发生变化时、它会平滑复位并始终对齐重新启动。
这 ìm 我询问 SRC4382 RDY 和 LOCK 信号是否是确定性的。
如果是、我可以通过某种方式组合它们以重置内部 FGPA 关断点吗？

谢谢。

嘿、Alessandro、

感谢您提供的详细信息。 不过、我对您的序列有疑问、您提到了重新加载内部 PLL 寄存器、然后复位器件吗？ 您只是通过写入0x00来关闭块电源、而不是通过写入0x80来发出复位、对吧？  真正的复位会将 PLL 值设置回默认值、因此我可以在这种情况下看到相位跳转的原因。  

假设您只是在更改 PLL 值之前关闭块电源、那么您的序列似乎听起来很好。 不过、您可能会尝试先将这些块断电、然后更改 MCLK 并调整 PLL 值、然后再将这些块重新加电。 我认为这将是最顺利的过渡方式。

如您所述、PCM5100具有其自己的 PLL 以从 bck 生成时钟、并且当输入上的任何内容发生变化时、应该复位并斜升。 不过、我还是有点惊讶、您从未遇到与该 PLL 的锁定时间对齐问题、因为它是一个添加的变量...

遗憾的是、RDY 和 LOCK 信号时序存在一些变化、使用它们使两个板保持同步不是很可靠。

您能否尝试一下我提到的修订顺序、看看这是否有所改进？

最棒的

Zak