[参考译文] TAS5720A-Q1：无音频、CLKE 位错误故障引脚持续脉冲

您好 Imran、

我看到您在数字接地和电源接地之间添加了一个电感器。  数据表中建议的布局显示了连接到同一接地层的数字接地和电源接地。  请短接电感器并查看您是否有相同的问题。

否则、您需要确保时钟的精确比率、否则会出现时钟误差。

此致、
Gregg Scott

您好、 Gregg Scott、

感谢您的快速响应。

我们已经尝试在 您提到的接地端之间短接电感器、但仍然没有改进。

寄存器0x08中的 CLKE 位为高电平、 SPK_SD 引脚在10us 和350us 内为低脉冲。

如上所述、所有三个时钟比率也是正确的。 它们的容差是多少 ？

位 CLK、数据或字 clk 和位 clk 是否需要 b/w 延迟。 我在上一条消息中附加了波形。

请您仔细查看、看看我们是否缺少任何设置或任何硬件问题。

 我们被严重损坏 、CLKE 位错误持续存在。

此致、

Imran

Imran、

我在您的原理图中看不到任何不正确的东西。  我假设您能够使用 I2C 设置寄存器。   

CLKE 出现脉冲问题的唯一方法是 时钟比率漂移、从而使时序关闭。  您可以使用示波器在 SPK_SD 引脚上触发、并测量 MCLK 与 LRCLK 的比率以及 SCLK 与 LRCLK 的比率。  这些可能会漂移一点。  另一个问题是、时钟可能在一个或两个周期内缺失、并导致 CLKE 被置位。

此致、
Gregg Scott

您好、 Gregg Scott、

感谢 您的回复。

是的、我们将使用 I2C 寄存器配置所需的设置。

我们已经看到所有比率都是正确的。  

MCLK (12.288MHz)与 LRCLK (48kHz)之比为256和

SCLK (1.536MHz)与 LRCLK 的比率为32

数据宽度为16位、帧宽度为2。

上述频率有一些偏差、在该范围内发生变化...

MCLK (12.00至12.3MHz)
LRCLK (47.98至48.02 KHz)
SCLK (1.528至1.538MHz)

请注意、TAS5720A 数据表中提到  的 tRise、tHLD 和 Tsu 的最小值约为15ns。

我们的控制器是 ATSAMV70、它不提供设置这些计时延迟的选项。 SCLK 到 LRCK 和 SDIN 在相同的边沿上没有延迟。 此外、数据和 LRCK 在下降沿 wrt SCLK 上也在变化。

请参阅波形的快照。

此外、CLKS 和数据是连续的 、两者之间没有缺失。

如果有任何需要修正或设置、请提出建议。

此致、

Imran

Imran、

我 已经咨询过其他同事 、很快就会回复。

此致、
Gregg Scott

您好、 Gregg Scott、

感谢您的回复。

正如我在上一封电子邮件中提到的、我们使用的控制器 ATSAMV70不允许在 clk 信号中引入设置和保持时间延迟。

我们已在 LRCK 中添加了上述电容器、但 它没有帮助。 我们还会将其添加到其他信号中并尝试。

请 建议  我们是否可以尝试其他任何操作。

此致、

Imran

我正在等待您在尝试另一个信号时的回复。  实际上、您应该向 SCLK 和 LRCLK (FSYNC)添加电容。  我现在没有其他建议。

此致、
Gregg Scott