[参考译文] TLV320AIC3104-Q1：主模式下 TLV320AIC3104的 MCLK

您好！

MCLK 通常由主机处理器生成、用于生成 ADC 和 DAC FS。 CODE_CLK 必须始终= 256*Fsref。 Fsref 只能为48k 或44.1k。 因此、在 AIC310x 器件上、该值必须为12.288Mhz 或11.2896Mhz (48/44.1)。编解码器也可以为 CODE_CLK 使用 BCLK、而 MCLK 可能保持未连接状态。  

我不确定您的意思是“但它输出正弦波” 。 什么输出正弦波？ 您能详细说明吗？

此致、

Aaron

感谢您的回复。

在我们的情况下、编解码器处于主控模式、 处理器处于受控模式、没有 MCLK)、那么在我看来、如何获得 MCLK？它可以由外部晶体振荡器生成、在这种情况下、编解码器的 MCLK 将从模拟时钟输入(正弦波)中获得。

祝你一切顺利！

您好：

如果编解码器处于主控模式、则 意味着 BCLK 是一个输出、就像图中所示：

在这种情况下、我们需要另一个时钟源、如果使用外部 OSC、它应该是正弦波输入。

您好：

 我对您的音频时钟生成解决方案感到困惑、我知道  BCLK 可用于生成 ADC/DAC FS、但我们如何获得 BCLK？ 在我看来、这只是被限制为作为编解码器的从器件。

现在、在本例中、编解码器处于主控模式、BCLK 输出到处理器、在 PLL 启用的情况下、PLLCLK_IN 可以是 MCLK 或 BCLK、由第0页寄存器102选择、位 D5至 D4、然后

我们还需要时钟源(如何获取 BCLK？)。

如果我们必须使用 振荡器、PLL 使能只有助于从各种可能的 MCLK 输入中生成音频时钟、特别关注已经广泛使用的标准 MCLK 速率。

您能帮  我们提供可生成方波的可选且合适的振荡器组件吗？

谢谢！

好的、我会检查一下、非常感谢您的支持！