[参考译文] 编译器/PCM1863：ADC 的正确频率

尊敬的 James：

在采样率小于或等于48kHz 时、ADC 时钟发生变化、以保持128的恒定过采样率。 尽管过采样率受 ADC 调制器的最大工作频率(6.144MHz)的限制、但采样率大于48kHz。 因此、对于192kHz 运行、过采样率为32。 表8仅适用于48kHz 及以下情况、因此有点误导。 不过、您会注意到、DSP 时钟要求在不同采样率下确实保持不变。

表5也有点误导、因为可能不需要 PLL 配置、但前提是您的 MCLK 频率是采样频率的256x、384x 或512x 倍。 在这些情况下、可以使用自动时钟检测器功能、无需手动配置 PLL。 但是、如果您的时钟是采样率的125倍非音频倍数、则此功能将不起作用、您必须手动配置 PLL 和 DSP 时钟。 如果您提供了49.152MHz 的时钟、则可以使用自动时钟功能。

下面是一个 PLL 计算器、我将其与您的特定时钟速率一起编程。 当您有非音频时钟时、这使得调整 PLL 设置变得更加容易。 我希望这对您有所帮助！

最棒的

Zak

e2e.ti.com/.../PLL-Tool-PCM186x.xlsx

你好、Zak、

有关 ADC 的更多问题。  

当将96k 和192k 采样频率的 ADC 频率设置为6.144Mhz 时、然后执行全带宽信号扫描时、我们发现 96k 中的混叠分量抑制效果良好、但192k 条件下的抑制效果不佳。   这是因为192k fs 下的32x 过采样率吗？

是否可以微调 ADC 频率或 DSP1频率以提高抗混叠 性能？

最棒的酒店

James

James、您好、

你是对的。 通常、过采样率越高、混叠抑制就越好。 不过、您将什么用作全带宽？ 我仍然希望过采样率为32、以便使用集成式抽取滤波器提供合理的结果。 由于这是设计的一个限制、您不能以高于6.144MHz 的频率运行 ADC 调制器、但如果您担心高频噪声、则可以在输入端放置抗混叠滤波器。

最棒的

Zak

你好、Zak、

非常感谢您的友好帮助 ！

我们正在仪器中使用它。

我们 已经尝试了 ADC 调制器的12.288Mhz、它的工作原理是、但抗混叠性能更差。 使用98.304Mhz 对 DSP1进行进一步测试，也可以正常工作，但没有任何帮助。

  我可以 再尝试其他时钟设置吗？

模拟抗混叠滤波器可能不适合窄带宽条件。

最棒的酒店

James

James、您好、

我不确定我是否完全理解您要做的事情。 您能否分享有关测试设置和您看到的测量结果的详细信息？

抽取滤波器通常应为采样范围之外的信号提供大约65dB 的衰减。 对于不同的采样率、滤波器可能略有不同、但衰减应大致相同。 除非您可能具有大量的高频噪声、否则过采样率的差异不会对性能产生重大影响。 如果是这种情况、那么输入上的抗混叠滤波器也是您的最佳选择。 您的带宽要求是什么？

最棒的

Zak

你好、Zak、

非常感谢！

我们只需使用函数生成器扫描全带宽并 使用 FFT 检查数据。 显然、192k 是最坏的情况。

 我们期望大约80k 的无混叠带宽。

我们采用的过采样率越高，带边就越陡峭。 因此、我们对 ADC 尝试12.288Mhz、对 DSP1尝试98.304Mhz。 但为什么它没有使用呢？

最棒的酒店

James

尊敬的 James：

您能否分享您正在查看的 FFT 图和设置条件？

谢谢、

Zak

你好、Zak、

非常感谢！

这些图位于我们的仪器上。 当发生器频率上升到采样频率的一半时，例如192k 采样频率的97k 时，它将回滚到95k。  它大约比 96k 采样频率上的抑制低10-20dB。 我  认为数据表中的65db 是针对48K 采样频率。

 过采样率和 DSP1频率理念越高？

最棒的酒店

James