[参考译文] TLV320ADC3140：数据表中缺少 MCLK_FREQ_SEL_MODE 位

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/874930/tlv320adc3140-mclk_freq_sel_mode-bit-missing-in-datasheet

器件型号：TLV320ADC3140

您好！

我尝试将 TLV320ADC3140设置为主 I2S 模式、并且在正确设置时钟时遇到一些问题。我有一个12.88MHz 的时钟源作为 MCLK 源进入 GPIO1、并已在 MCLK_FREQ_SEL 字段中设置此频率。此处指出、如果 MCLK_FREQ_SEL_MODE = 0、此设置有效-但这是数据表中对 MCLK_FREQ_SEL_MODE 的唯一引用。

使用我的设置(未设置 MCLK_FREQ_SEL_MODE)观察到的输出是~1.7Mhz BCLK、其 fs 为~6.7kHz (256比率、而不是寄存器中配置的64)。

由于配置主控模式 AppNote 似乎仍然不可用、您能否帮助我为以下模式提供一个有效的设置：

- GPIO1上的12.88MHz 输入

- 48kHz 采样率、FS/BCLK 比率为64

16位 I2S 输出

-通道1和2作为 I2S 流中的 L/R

5 年多前

0 admin 5 年多前

TI__Guru**** 2484615 points

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用户、

如果您使用的是 EVM、请确保移除 R2并将 MCLK 直接连接到 J13、或者只需将 R2移至打开的 R3位置、并确保跳转脱离 J13。

接下来请注意、在主控模式下、I2S 的时钟不符合 I2S 规范。实际上、FSYNC 边沿与 BCLK 的上升边沿同步、因此一切都被左移半个周期。有一种权变措施。详细信息如下

BLOK_PL (P0、R7、D[2])= 1

TX_Edge (P0_R7_D[1])= 1

ASI_FORMAT (P0_R7_D[7：6])= 2'B10 (LJF)

FSYNC_POL (P0、R7、D[3])= 1

换句话说、寄存器7应该为0x87

#configure GPIO1 as MCLKinput **注意如果您使用的是 EVM，您还必须提供 MC

寄存器0x21应为0xa0

寄存器0x13应为0x81

寄存器0x14应为0x44

配置所有其他寄存器并启用 ADC

此致、

-Steve Wilson

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