[参考译文] PCM1808：PCM1808的 I2S 输入信号的 TLRDO 时序问题

你好、Zak、

我可以再现客户对 MPAA MC5CXXPSIA 板上 PCM1808器件的问题。  

 

借助3.3V 逻辑和48kHz 采样率、我可以观察到 LRCK 沿和 DOUT 沿之间的352ns 延迟时间。
CH1 = LRCK、CH2 = BCLK、CH3 = DOUT (VIL (max)= 0.8V、VIH (min)= 2.0V)

 

放大(LRCK 下降沿至 DOUT 上升沿)  


LRCK 上升沿到 DOUT 上升沿


根据 I2S 规范、DOUT 应以 BCLK 为基准、而不是以 LRCK 为基准。  I2S 规范未指定 LRCK 边沿到 DOUT 边沿、而是 BCLK 边沿到 DOUT 边沿之间的规格、DOUT 的 MSB 从第二个 BCLK 时隙开始。

我认为 LRCK 边沿到 DOUT 边沿的规格是针对 LJ 格式而不是 I2S。 我们应该增加另外325ns (一个 BCLK 周期)以符合 I2S 规范。 325ns + 40ns + 40ns = 405ns 的实际延迟对于 I2S 应有效。 对于 PCM1808器件和 I2S 规格、客户的372ns 测量值应该是可以接受的。  



如果我的陈述缺失或错误、请随时通知我。

谢谢、此致、

陈耀恩
2020年9月1日  

您好、Wayne、

您对延迟规格的解释是正确的、由于 MSB 与 LRCK 转换一致、LRCK 边沿到 DOUT 有效应用于左对齐数据格式。 对于 I2S、MSB 之前存在1个 bck 周期的固有延迟、因此在这种情况下应使用"bck 下降沿到 DOUT 有效"规格。  

最棒的

Zak