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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/934338/src4392-dir-continuous-sample-rate-frequency
DIR 输出是否提供20kHz 至192KHz 的完整采样率范围、而无需更改任何寄存器？ 当我超过48KHz 时、我的系统似乎需要更改 PLL2输出频率除以数字来生成正确的 LR 时钟。
它不需要任何寄存器更改。
我有一个基于 SRC4392的设计、可在32kHz 至192kHz 范围内工作、无需干预。
确保您的寄存器设置正确。 我在板载启动中遇到了一个问题，这让我有点困惑-- DIR 会在48kHz 和多个输入上同步，但不会在44.1kHz 及其倍数上同步。 正在加载的寄存器之一是错误的。
是和否。。。
我刚遇到了这个问题、采样率为200kHz。
设置：
SPDIF 输入速率：200kHz
I2S (端口 A)输出速率：48、50、96、100、192或200kHz
因此、对于200kHz 的 I2S 输出速率、SRC PLL1寄存器1..3需要设置为25.6MHz。
对于所有其他采样率、设置为24.576MHz (对于192kHz)已经足够好了。
在支持论坛上、我被告知一种设置就足够了。 不、不是。
文档真的太少了、甚至在数据表中缺少重要信息。
[引用用户="Christian Erle55"]
[/报价]
目前、您似乎只想在其中一个音频串行端口上获取 S/PDIF 输入并生成 I2S、而不需要 SRC。 然后、恢复的调制器时钟位于 RXCKO 上、并且该时钟也必须被选为音频串行端口的主时钟源。
请记住、PLL1使用基准时钟来合成对接收输入进行过采样的时钟。 寄存器值 D、J 和 P 必须设置为该参考时钟的值、而不是预期从输入数据中恢复的 MCLK。 那么-您的参考时钟频率是多少？ 请参阅寄存器0x0F、0x10和0x11的说明、了解有关如何为参考时钟频率推导 D、J 和 P 值的讨论。
基准时钟选择寄存器是否设置正确？
换句话说、PLL1配置是根据基准时钟进行设置的、基准时钟通常是固定的、而不是根据通过 S/PDIF 传入的音频数据的频率进行设置的、该频率会发生变化。
是的、相关文档并不完全明确。
注意：我没有任何来源能够在标准以外的频率生成音频数据、因此我无法测试上述内容。
