[参考译文] SRC4392：主控模式中的端口 B 始终在 LRCKB 上输出48ksps？

您好、Nicolas、

首先、我要说、通常情况下、如果您以48kHz 的倍数对数据进行解码、那么您的参考时钟也应该是48kHz 的倍数。 因此、RXCKI 在这里的理想频率应为12.288MHz、而不是12MHz。 它可能足够接近工作状态、但这可能会降低抖动容差。 PLL1在这里确实为您提供了一些灵活性、但您似乎已经将 PLL 设置为96MHz、而不是建议的98.304MHz、除非您实际使用12.288MHz 时钟、在这种情况下、您的设置看起来不错。

如果您已将端口 B 设置为用作主设备并将解码时钟用作主设备，则当双相输入时钟发生变化时，该时钟应发生变化。 我有点惊讶的是、您总是会看到具有不同输入采样率的48kHz 输出、这似乎表明双相 AES3时钟在不同采样率下是恒定的、但通常情况并非如此。 当 PLL2分频器设置为4且端口 B 主时钟分频器设置为128时、您将需要24.576MHz 的时钟才能看到48kHz 的输出、这通常是192kHz 操作时看到的时钟。 因此、通常将 PLL2分频器设置为直通。

您能否验证每个采样率的 S/PDIF 时钟速率是多少？

最棒的

Zak

你好、Zak、

感谢您的快速回答。

没错、PLL1配置寄存器不是正确的。

12MHz 的 RXCKI 频率不是问题：(12MHz * 8.192)/1 = 98.304MHz   无错误！

P = 1
k = 8.192 => J = 8且 D = 192

 D≠0 => 10MHz≤(12MHz/P)≤20MHz   和   4≤J≤11   OK！

所以：
接收器 PLL1寄存器1 = 0x12
接收器 PLL1寄存器2 = 0x00
接收器 PLL1寄存器3 = 0xC0

然而，问题仍然存在。 LRCKB 频率不符合 AES3流频率(使用示波器进行检查)。
我必须手动切换 PLL2分频器或 PORTB 时钟分频器以获得正确的频率。

请注意、LRCKB 与 AES3输入流完全同步(无漂移)、但频率不正确。 PLL 锁定到输入流上。

读取寄存器13 (接收器状态寄存器1)说明：
RXCKR0和 RXCKR1位的状态可被用来确定编程值
对于 PLL2输出时钟分频器、由控制寄存器中的 RXCKOD0和 RXCKOD1位进行设置
0x0E。

这是否意味着必须读取该寄存器才能设置寄存器0E (接收器控制寄存器2)内容？

此致、
Nicolas

您好、Nicolas、

很抱歉耽误你的时间。 如果您选择 RXCKO 作为端口 B 的主时钟源、这并不是我所期望的器件行为。虽然在采样率高于48kHz 时、您可能会遇到将 RXCKO 分频器设置为4的问题、因此您可能需要尝试设置 这是直通。  

明天下午、我将在实验室中尝试并测试这种行为、以便给出更明确的答案。 感谢您的耐心等待！

最棒的

Zak

你好、Zak、

感谢您的回答。
正在等待测试结果...

此致、

Nicolas