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[参考译文] PCM1808:如何定义占空比

Guru**** 2392905 points
Other Parts Discussed in Thread: PCM1808-Q1

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/966143/pcm1808-how-is-the-duty-cycle-defined

器件型号:PCM1808

大家好、团队、

我想知道系统时钟占空比的定义。

系统时钟占空比的范围为数据表指定的40%至60%。
如果输入跟随看起来通过 RC 滤波器传递方波的波形、我不确定如何定义占空比。

上面的波形显示了从高到低的逻辑电平、下面的波形显示了50%的输入电压。
我可以猜测这里是我的选项。

此致、
Koyo

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    尊敬的 Asaishi-San:

    感谢您的提问。 由于美国圣诞节假期、我们的许多工程师都在度假。 度假回来后、他们将解决您的问题。 由此给您带来的不便、我深表歉意。  

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    您好!

    PCM1808-Q1具有相当容差的时钟结构、虽然附加图像中的波形可能起作用、但我们强烈建议降低串联电阻、如果可能、降低 SCLK 线路电容、这可能导致 SCLK 信号被严重滤波。  

    由于边沿和转换没有明确定义、这种类型的 SCLK 信号很可能会增加抖动、从而导致额外的失真。

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    您好、Collin、

    好的、我将通知客户串联电阻和 SCKL 线路电容应该被减少。

    但我想知道的是占空比的定义。
    这与 LRCK 的阈值电压类似。
    如果占空比的阈值已知、我们可以定义占空比。

    此致、
    Koyo

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    您好、Koyo、

    信号电平的10%和90%通常用于上升和下降时间以及其他数字测量的特性描述。  LRCK 的舍入频率不会比 SCLK 低得多。   

    它们仍然需要减少 SCLK 线路上的舍入。  未定义的边沿会导致额外的解释时钟抖动、从而增加输出噪声。