[参考译文] TLV320ADC3140：更改采样频率

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/965831/tlv320adc3140-changing-sampling-frequency

大家好、团队、

在我的用例中、TLV320ADC3140的采样频率 fs 是可变的。 那么、您能否帮助我查看此用例的几个要点？

1. 我假设我需要通过以下步骤更新 FS。 您能否检查该过程是否正确？
   
   1. 更改 FS (FS= 8、11.025、16、22.05、24、 32、44.1、48kHz)
   2. 主机更改音频 ADC 输入的 MCLK (MCLK = 256 * FS (例如、当 fs=24kHz 时、MCLK 将为6.144MHz))
   3. 主机更新寄存器(目标寄存器为 CLKGEN_CFG1和 CLKGEN_CFG4)   
   4. ADC 从 MCLK 生成 BCLK (=32fs)和 FSYNC (=fs)。 ADC 将数据、MCLK 和 FSYNC 发送到主机。
      
      
2. 您能否建议如何在 fs=8kHz、22.05kHz、44.1kHz 的情况下生成目标 BCLK、FSYNC？
   
   1. 如果 MCLK=2.048MHz：FSYNC=8kHz，BCLK=256kHz。 BCLK_DIV 将超过256、因此不可配置
   2. 如果 MCLK = 5.6448MHz：FSYNC = 44.1kHz，BCLK = 705.6kHz。 BCLK_DIV 需要为104.5、因此不可配置
   3. 如果 MCLK = 11.2896MHz：FSYNC = 44.1kHz，BCLK = 1411.2kHz。 BCLK_DIV 需要为52.25、因此不可配置

   但是、我找到了 EVM 和 GUI 的一些替代设置。 例如、当 fs=16kHz 时、您将看到
   MCLK=4.096HMz：FSYNK=16kHz，BCLK=512kHz。
   通过保持 PLL 设置但将 MCLK 更改为2.048MHz、它可以输出我的目标 FSYNC=8kHz 和 BCLK=256kHz。
   类似的过程适用于22.05kHz 和44.1kHz 情况。  
   从上面可以看出、当 fs=8kHz 时、我想对 fs=16kHz 应用 PLL 设置。
   同样、当 fs=22.05kHz 和44.1kHz 时、我想对 fs=32kHz 应用 PLL 设置。
   您认为这应该可以吗？

3. 您是否建议在切换 FS 时使输出静音？ 切换 FS 时、您还有其他建议吗？

此致、

Itoh