[参考译文] PCM1808：系统时钟状态

您好、Koyo-San、

由于我们的美国应用程序团队是感恩节假期、因此我代表他们做出回应。

是的、我们建议使用非常弱的下拉时钟、以便在晶体停止时避免高阻态。 这是为了避免任何泄漏电流以及晶体的高阻态输出导致的不理想行为。 根据晶振的驱动强度、下拉值可被用作足够弱的值、这样当晶振被打开时、它不会影响时钟质量。 从 PCM1808的角度来看、我们很好、即使它每周都会驱动一次。

如果在器件处于主控模式时系统时钟突然停止、我认为(虽然我不确定)、输出 LRCK 和 BCK 可能会卡在高电平或低电平、具体取决于系统时钟在运行期间的哪个特定时刻停止。 我相信、如果客户可以使用 EVM 或器件、则可以轻松地对其进行测试。 要获得更准确的答案、我们可能需要等到下周、我们的美国应用程序团队才会休假回来。

此致、

Uttam

您好、Uttam、

感谢代表美国应用团队给出的答案。

请告诉他们、我想知道非常弱的下拉电阻的值、以避免 Hi-Z

此致、
Koyo