[参考译文] TLV320AIC3104：通过 BCLK 生成 MCL 并调整频率以同步到音频源/锁定范围的可行性

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TLV320AIC3104

尊敬的支持团队：

我们在 BT 接收器中使用 TLV320AIC3104。 BCLK 由外部 MCU 生成、而 TLV320的内部 PLL 用于生成 MCLK。

BCLK 频率为2、8MHz 或3、07MHz、具体取决于回放的采样频率。

我们希望调整 BCLK 频率、以避免缓冲器过载/欠载。

显然、TLV320中的内部 PLL 必须能够在不松开锁定的情况下进行调整。

在我们开始实验之前，您能不能反馈一下内部 PLL 在松开锁定或产生干扰之前能够承受的调整步骤是什么？

谢谢、此致、

Christoph

0 admin 5 年多前

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您好 Christoph、

听起来好像需要动态更改 PLL。我们不建议这样做。要更改任何 PLL 设置、必须先关闭 PLL、更改设置、然后开启 PLL。

动态更改 PLL 可能会引入一些不必要的噪声。

此致、

Aaron

0 admin 5 年多前

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尊敬的 Aaron：

n´t、我们不打算即时更改 PLL。

只是 PLL 锁定以生成内部 MCLK 的传入 BCLK 将略有变化。

n´t 地、我们不希望 PLL 脱离锁定状态。

如果我们需要在传入的 BCLK 变化几 ppm 时重新初始化 PLL、那么架构是不可行的、我们需要实施不同类型的同步方案。

这只是一个 PLL 锁定范围问题。

此致、

Christoph

0 admin 5 年多前

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您好 Christoph、

对拖延表示歉意。

我们通常建议抖动小于1ns。随着 BCLK 的变化、FS 将会变化、因此不建议这样做。

此致、

Aaron

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