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器件型号：TLV320AIC34 各位专家、您好！
我的客户 对 TLV320AIC34 有一些问题、即为 ADC/DAC 编解码器频率选择正确的 MCLK 以实现正确运行。 它们有以下2个选项可供选择：
- 使用12.288MHz 的 MCLK (PLL 被禁用-通过 PLL)。 这是最简单的设计
fs (ref)= CLKDIV_IN /(128×Q)；其中 fs (ref)= 48kHz；Q=2 (默认值)、然后 CLKDIV_IN = 48kHz*256=12.288MHz
- 使用18.432MHz 的现有 MCLK 并启用 PLL 以实现正确的编解码器时钟频率、而不会出现错误。 什么是正确的 PLL 设置、或者这是否甚至可以实现？
根据您的专业知识、您会在选项1和2之间提出什么建议？
PLL 禁用和启用之间有哪些优势？
谢谢！
康妮
