[参考译文] TAS2559：数据表：不完整的寄存器规格

您好、Frank、

您提到的一些保留寄存器与内部特定的 DSP 活动相关。 经过一些研究、我发现以下信息：

1.- w 98 22 22 #使用默认系数并在 ROM 模式下运行 DSP 2.

为了确定在 DSP 上电时是否将 ZROM 复制到 YRAM、可以写入位5。

0：  DSP 上电时，ZROM 的默认系数不会复制到 YRAM 中
1：  DSP 上电时，ZROM 的默认系数被复制到 YRAM 中

2： 2 PPC 在预分节中将寄存器 b0p0r2f 设置为0x2a (模式1配置)

D7-D3位与电流感测延迟有关。

0：延迟对 ADC 输出进行0个 ADC 模块时钟周期
1：延迟一个 ADC 模块时钟周期的 ADC 输出
2：将 ADC 输出延迟2个 ADC 模块时钟周期
(笑声)
(笑声)
(笑声)
15：将 ADC 输出延迟15个 ADC 模块时钟周期
16：将 ADC 输出延迟16个 ADC 模块时钟周期

3.- B0_P2_R05。

- TAS2559_VBOOST_CTL_REG

这一点并未完全描述、但它似乎与斜坡 VBOOST 斜坡相关。

位 D7-D5：

0： 斜坡高度= 6.7。 升压 div = 14、(ram_bst_div_reg)
1： 斜坡高度= 5.8。 升压 div = 12、(ram_bst_div_reg)
2： 斜坡高度= 5.3 (Vboost < 6.5V)。 升压 div = 11、(ram_bst_div_reg)
3： 斜坡高度= 4 (Vboost < 5)。 升压 div = 8.3、(ram_bst_div_reg)
4： 斜坡高度= 7.7。 升压 div = 16、(ram_bst_div_reg)
5： 斜坡高度= 8.5。 升压 div = 17.7、(ram_bst_div_reg)
6： 斜坡高度= 8.9。 升压 div = 18.7、(ram_bst_div_reg)
7： 斜坡高度= 10。 升压 div = 21、(ram_bst_div_reg)

D4-D0位。 保留。

- TAS2559_Slepmode_CTL_REG

这个与省电模式相关。

D7： EN_SLEEP_MODE_DAC
D6： EN_SLEEP_MODE_BOOST
D5： EN_SLEEP_MODE_VSNS
D4： En_sleep_mode_iSNS
D3： 0：EN_DAC_pwr 保存寄存器= 0
    1：强制启用 DAC 的省电模式。 en_DAC_pwer_save_reg = 0
D2-D1 0保留所有值。 请勿写入非默认值
D0 0… SLEEP_MODE_reg

- TAS2559_VBST_VOLT_REG

位 D7-D5。 保留

D4-D3位。

0：过压和过热检测输出被屏蔽、直到 D 类加电后100us
1：过压和过热检测输出被屏蔽、直到 D 类加电200us
2：过压和过热检测输出被屏蔽、直到 D 类加电500us
3：过压和过热检测输出被屏蔽、直到 D 类加电1ms

D2-D0位。

0：Rev B 的最大升压电压= 5.6V
1：Rev B 的最大升压电压= 6.1V
2：Rev B 的最大升压电压= 6.6V
3：Rev B 的最大升压电压= 7.1V
4：Rev B 的最大升压电压= 7.6V
5：Rev B 的最大升压电压= 8.1V
6：Rev B 的最大升压电压= 8.6V
7：Rev B 的最大升压电压= 9.1v、请勿使用–不推荐使用

4.- TAS2559_SA_CHL_CTRL_REG(B0_P0_R08 -保留位说明如下)

D7-D6：

0：当 D2-D1 = 3时、使用此 Isense 增益设置、Isense Channel 满量程输出对应于1.25A
1：当 D2-D1 = 3时、使用此 Isense 增益设置、Isense Channel 满量程输出对应于1.5A
2：当 D2-D1 = 3时、使用此 Isense 增益设置、Isense Channel 满量程输出对应于1.75A
3：不支持

D5-D4：保留。 寄存器值修改不会有任何更改。

5.未指定 PLL 寄存器。

你是对的。 尚未指定 PLL 系数或分频器。 到目前为止、我们建议从 PurePath 控制台获取寄存器配置。 数据表正在进行更新、这是将包含的更改之一。

这就是我能找到的所有内容。 希望这对您有所帮助。

此致、
Luis Fernando Rodríguez S.

您好、Frank、

这些是与 PLL 参数以及 N 和 M 分频器相关的寄存器。

内部 PLL 似乎是通过 PLL 参数 P、J 和 D 配置的。主时钟或 OSC_CLK 源乘以表达式：

(J.D)/P.

请注意、D 是一个十进制值。

P 值支持从1到64的值。 (#define TAS2559_PLL_P_VAL_REG)

D 分为两个寄存器。 作为寄存器30 LSB 的8个位(#define TAS2559_PLL_D_VAL_LSB_REG)。 寄存器29、接下来的6个 MSB。 (#define TAS2559_PLL_D_VAL_MSB_REG )

J 参数支持从1到64的值。 (#define TAS2559_PLL_J_VAL_REG )

此 PLL 配置允许具有1MHz 至20MHz 的灵活输入时钟。

寄存器32和33分别用于配置 N 和 M 分频器。 这些分频器会降低 PLL_CLK 频率、其结果会进入 DAC_MOD_CLK。

寄存器32和33的 MSB 用于为分频器加电或断电。 其余位用于配置1到127的分频器。

建议您修改运行时序列、您可以使用 PPC 中的 I2C 窗口记录寄存器修改。 这样、您就可以访问启动例程并根据需要修改寄存器。

但愿这对您有所帮助。 如果您对此有更多问题或意见、请告诉我。

此致、
Luis Fernando Rodríguez S.