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[参考译文] TLV320ADC5140：突然掉电序列违反

admin
Guru**** 2481465 points
Other Parts Discussed in Thread: TLV320ADC5140

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/833428/tlv320adc5140-abrupt-power-down-sequence-violation

器件型号：TLV320ADC5140

根据 TLV320ADC5140的数据表、存在断电规范 T3和 T4、该规范在 P0_R5_D[3：2]为0x0时规定最小延迟为100us、在 P0_R5_D[3：2]设置为 RESET 和 IOVDD/AVDD 之间的任何其他内容时规定最小延迟为10ms (请参阅下面快照中突出显示的部分)、 突然的硬件断电。 在本例中、我们看到 T3的违反时间为~240ms、T4的违反时间为~170ms (请参阅所附图像)。 在本例中、我们已将 P0_R5_D[3：2]设置为0x10。 您能不能帮助提供以下方面的说明、

  • 此规格违规的影响？
  • 它是否会导致任何闩锁问题？
  • 对瞬时电源周期的影响？
  • 在没有任何设计更改的情况下提供潜在解决方案？
  • 是否建议将 P0_R5_D[3：2]设置为0x00，因为这会将要求降低到100us？

我已在单独的电子邮件中发送范围截图。

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    TI__Guru**** 2481465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Sasi、  

    我将查看您发送的图片并返回给您。  我可能需要在设计团队中参与。  

    此致

    -Steve Wilson

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    TI__Guru**** 2481465 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

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    TI__Guru**** 2481465 points
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    您好、Sasi/Steve、

    我已附上了 Sasi 通过电子邮件发送给我们的图片。 这是供将来参考的。  

    根据所使用的器件内部架构、我们不会发现所有电源突然关断的任何问题、前提是电源在几百秒后重新加电、SHDNZ 引脚保持低电平并按照数据表中所述的 AVDD、IOVDD 和 SHDNZ 版本的正确加电顺序。 事实上、这种应力测试已经在器件验证和特性期间完成。

    SHDNZ 引脚具有失效防护 IO、并且没有连接到 AVDD 或 IOVDD 的二极管、因此与 AVDD 和 IOVDD 一起断电是正常的、对于这种突然断电、我们不会遇到任何闩锁或器件损坏/可靠性问题。  

    如果电源在几百年后重新供电、并且 SHDNZ 引脚保持低电平、并且按照数据表中所述的 AVDD、IOVDD 和 SHDNZ 版本的正确加电顺序进行操作、则 我们不会预计器件运行中会出现任何功能问题。

    是的、建议将  P0_R5_D[3：2]配置为0x00、以便器件可以在关断引脚上快速反应。 尽管如此、如果  电源在几百微秒后重新加电、并且 SHDNZ 引脚保持低电平并且按照数据表中所述的 AVDD、IOVDD 和 SHDNZ 释放的正确加电顺序进行操作、则不必这样做。

     

    请告诉我们、如果您提出的问题得到了答案。

     

    Uttam Agarwal

    系统工程师

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    TI__Guru**** 2481465 points
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    您好、Uttam、

    根据我们上次同步的结果、我的理解是即使  P0_R5_D[3：2] 未编程为0x00、器件仍然可以支持30ms 的 WC 电源循环。 这句话是正确的吗？

    谢谢、

    Sasi

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    TI__Guru**** 2481465 points
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    您好、Sasi、

    如果 P0_R5_D[3：2] 未编程为0x00、则通常而言、如果电源在~30ms 后重新供电、SHDNZ 引脚保持低电平并遵循 AVDD 的正确上电序列、 IOVdd 和 SHDNZ 发布如数据表中所述、因此器  件通常应恢复、但为了实现稳健可靠的选项、我们建议对 P0_R5_D[3：2]进行编程或至少等待~100ms、然后再重新为电源供电。

     

    此致、

    Uttam