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[参考译文] TAS2505：PLL 时钟范围位

admin
Guru**** 2383620 points
Other Parts Discussed in Thread: TAS2505, TLV320AIC3256
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/849119/tas2505-pll-clock-range-bit

器件型号：TAS2505
主题中讨论的其他器件： TLV320AIC3256

您好！

TAS2505中"PLL 时钟范围"位(第0页；寄存器4；D6)的建议设置是什么？

我在 slau472 TAS2505参考指南中找到了一些描述、但对 TLV320AIC3256进行了描述、因此我有点困惑：

上述设置是否也适用于 TAS2505？

此设置有多重要？ 我看到建议与0或1一起使用的频率范围有很大的重叠范围、所以我想这不是关键设置...

谢谢、此致/ Maciej

  • 0
    TI__Guru**** 2383620 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Maciej、您好！  

    应用参考指南第2.6.1.1节中的 PLL 说明 适用于 TAS2505而不是 TLV320AIC3256。 感谢您的观看、我们将在参考指南的后续修订版中对其进行修复。  

    至于选择"PLL 模式"第0页、稳压器4、D6取决于 AVDD 的低电平以及输出时钟的低电平。 如果您的范围较小、则该器件适合使用。  

    因此，如果您的 AVDD 大于1.65V，并且 PLL_CLK 频率在90MHz 至130MHz 范围内，则选择“高 PLL 时钟范围”，并选择第0页，寄存器4，D6 ='1'。  

    如果您有任何疑问、请告诉我。

    祝你一切顺利、

    Carolina Gomez

  • 0
    TI__Guru**** 2383620 points
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    您好、Carolina、

    感谢您的回答！

    AVDD = 1.8V、但 PLL_CLK 远低于表中描述的范围。 我们使用1.408MHz 的 BCLK 作为 PLL 输入。 我们使 PLL_R = 2且 PLL_J = 4、这将得出乘法器 x8。 因此、我们的 PLL_CLK 为1.408 x 8 = 11.264MHz、远低于最小 PLL_CLK (75MHz)。

    我们是否可以保持11.264MHz (那么应设置 PLL 模式位的值？)、或者我们是否应该将 PLL 倍频增加到75 - 140MHz 或90 - 150MHz 的范围内？

    一切都很棒

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    TI__Guru**** 2383620 points
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    Maciej、您好！  

    我会将乘法器更改为处于 PLL_CLK 的最小和最大时钟频率范围内。  

    祝你一切顺利、  

    卡罗莱纳州

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    TI__Guru**** 2383620 points
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    谢谢你卡罗来纳！

    祝你一切顺利、

    Maciej