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您好！
我们在产品上使用采样率为16kHz 的 TLV320AIC3254。
我们希望将当前的16kHz 设计修改为192kHz 采样率、以用于 新的生产。
我们 根据 ARG 第2.7.1节、通过 PurePath Studio 将 PLL 设置如下(使用 MCLK = 16MHz)。
它们满足 PLL 时钟范围以及(PLL_CLKIN/P)条件。
但它不起作用。
REG[0][5] = 0x91；P=1、R=1、J=5
REG[0][6] = 0x05；P=1、R=1、J=5
REG[0][7] = 0x0E；D=3760
REG[0][8]=b0 ；D=3760
REG[0][4] = 0x03；PLL_CLKIN = MCLK、CODE_CLKIN = PLL_CLK、PLL 打开
REG[0][254] = 0x0a；PLL 锁定延迟10ms
REG[0][12] = 0x87；MDAC = 7、分压器上电
REG[0][13] = 0x00；DOSR = 32 (MSB)
REG[0][14] = 0x20；DOSR = 32 (LSB)
REG[0][18] = 0x87；NADC = 7、分压器上电
REG[0][19] = 0x82；mAdc = 2、分压器通电
REG[0][20] = 0x20；AOSR = 32
REG[0][11] = 0x82；NDAC = 2、分压器上电
REG[0][27] = 0x0C ；更改 MCLK->输入、BCLK、WCLK、到 FPGA 的输出
REG[0][26] = 0x81 ；加电 WCLK 输出模块
REG[0][30]= 0x84 ；加电 BCLK 输出模块和
REG[0][33] = 0x00 ；将 WCLK 源设置为 ADC_FS
您对设置还有其他考虑吗？
您能否给我建议如何决定 BCLK 分频器"N"值？
如果这有所帮助、我们将 TLV320AIC3254用于我们当前的生产、其设置如下(MCLK = 16MHz)。 它运行良好。
REG[0][5] = 0xD1；P=5、R=1、J=32
REG[0][6] = 0x20；P=5、R=1、J=32
REG[0][7] = 0x00；D=0000
REG[0][8] = 0x00；D=0000
REG[0][4] = 0x03；PLL_CLKIN = MCLK、CODE_CLKIN = PLL_CLK、PLL 打开
REG[0][254] = 0x0a；PLL 锁定延迟10ms
REG[0][12] = 0x8A；MDAC = 10、分压器加电
REG[0][13] = 0x00；DOSR = 128 (MSB)
REG[0][14] = 0x80；DOSR = 128 (LSB)
REG[0][18] = 0x85；NADC = 5、分压器加电
REG[0][19] = 0x8A；mAdc = 10、分压器通电
REG[0][20] = 0x80；AOSR = 128
REG[0][11] = 0x85；NDAC = 5、分压器通电
REG[0][27] = 0x0C ；更改 MCLK->输入、BCLK、WCLK、到 FPGA 的输出
REG[0][26] = 0x81 ；加电 WCLK 输出模块
REG[0][30]= 0x90 ；加电 BCLK 输出模块和
REG[0][33] = 0x00 ；将 WCLK 源设置为 ADC_FS
此致、
