[参考译文] TLV320AIC3204：音频 DAC 的数字音频输入和模拟音频输出之间的延迟时间

水井、  

滤波器的延迟是延迟的主要来源。  应用参考指南对此进行了介绍。  对于内插滤波器 A (44.1/48K)、延迟为21/fs。  

这不应是您看到的延迟类型附近的任何位置。  

这种情况的一个可能的解释是、您使用的是 PLL、并且在音频播放之前不提供时钟。  因此、PLL 需要锁定、然后在此基础上添加滤波器的延迟。  

另一种可能或促成因素是启用了软步进、软步进会使音频音量增大、以避免在取消静音时出现咔嗒声/砰砰声。  

您可以提供的任何其他详细信息都很有帮助

此致、

-Steve Wilson

水井、  

我只是想、 测试所发生情况的一种简单方法是提供具有受控变化的信号。  例如步进频率或振幅的正弦波。 这样做很可能会看到延迟远小于、打开输出块时会有延迟。  

此致、

-Steve Wilson

 您好、Steve、

我很抱歉耽误你的答复。 今天、我们尝试了所有方法来降低 延迟。

我们的测试结果如下：

如果一直提供 MCLK 并且编解码器一直处于活动状态、则延迟介于之间  

接收 I2S 信号和输出模拟音频信号的数量最少。

延迟约为2.88ms。

但是、如果编解码器始终处于活动状态、功耗就更大。

编解码器的电流为6.4mA @μ A 有效、70uA @空闲。

我们要求编解码器具有较小的延迟时间和低 功耗。 如果没有语音  

编解码器应该空闲。 如果是要播放的语音、则应立即使用编解码器  

在几毫秒内输出语音。 我们应该怎么做？ 请帮帮我们。 谢谢！

此致、

是的

水井、  

您是否在编解码器未激活时将其置于硬件复位状态？  

您的 MCLK 是什么？  您是否使用了资源密集型处理块？  

您可以尝试仅使用时钟分频器、而不是 PLL、 然后关闭模拟块的电源、但使数字部分保持运行。  

此致、

-Steve Wilson

您好、Steve、

(1)我们只在整个电路板和编解码器加电时将编解码器置于硬件复位状态。

当没有要播放的音频时、编解码器仍然通电、并且不会处于 硬件复位状态。

编解码器的一些寄存 器、例如 BCLK_n、mAdc、nadc、MDAC、ndac、PLL 和主时钟将被关闭。  

请参阅下图。

(2)关于 MCLK、我们尝试了两种方法：使用 PLL 还是不使用 PLL。

   a.使用 PLL：A5 MCU 将向编解码器发送3MHz 时钟作为 MCLK。  编解码器寄存器设置如下。

    B. PLL 未使用： A5 MCU 将作为 MCLK 向编解码器发送12MHz 时钟。  编解码器寄存器设置如下。

      我们发现、如果使用12MHz 时钟、在播放语音时会出现一些噪声。

      如果使用24MHz 时钟、则在播放语音时无法听到任何声音。

(3)您能否提供此编解码器的实际延迟时间？

(4) 如果 TLV320AIC3204无法满足我们的要求、您能向我们建议其他编解码器解决方案吗？

此致、

是的

水井、  

我之前提到过、内插滤波器的群延迟为21/fs。  如果 FS= 8k 、则大约为2.625ms。  这与您看到的内容一致。 内插滤波器的群延迟将占延迟的绝大多数。  

21/FS 延迟对于我们产品系列中的编解码器而言是相当标准的、有些低至17/FS。 显著减少延迟的一种方法是增加 FS。  

此致、

-Steve Wilson

水井、  

我建议查看此 器件的睡眠/待机模式应用报告  

我注意到这一点：

这可能有助于缩短时间。  

此外、对于所有 PLL 配置、DAC 过采样率似乎都设置为768。 假设我们可以将您的加电时间缩短到可接受的位置、我们应该解决这个问题。  我们可以将 DOSR 降至128、甚至64、以帮助在激活时降低功耗。  

此外、如果您的处理器可以提供24.576MHz MCLK、这将使我们无需使用 PLL、 这也会降低电流消耗。  

此致、

-Steve Wilson