[参考译文] TLV320AIC3104：设置内部关闭盘

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https://e2e.ti.com/support/audio-group/audio/f/audio-forum/810490/tlv320aic3104-setting-up-the-internal-closck

器件型号：TLV320AIC3104

大家好、我有一个12MHz 的 MCLK 和16KHz 采样率(fs)下 I2S 上的传入数据。建议的时钟树是什么样的？

我是否必须创建一个256 x FS 即 4.096MHz DAC 即 DAC FS 的内部时钟。要获得4.096Mhz、我必须使用 PLL、因为没有整数解决方案。

我还能问一下 DAC 采样率寄存器(第1页、第02页)在我的案例中做了什么、就是将 FS 0f 16KZ 更改为一个更低的值、然后我必须乘以256才能获得正确的 DAC FS。

e2e.ti.com/.../audioclock.docx

6 年多前

0 admin 6 年多前

TI__Guru**** 2477835 points

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尊敬的 Alan：

我看到您也给我发了电子邮件、很抱歉我的回复延迟了、我一直在开会。

CODE_CLK 必须始终= 256*Fsref。 Fsref 只能为48k 或44.1k。因此、在 AIc310x 器件上、该值必须为12.288Mhz 或11.2896Mhz (48/44.1)

寄存器2自动配置 N 和 M 分频器、为您提供适合每个采样率的 AOSR。

这里有两个问题。

如果它们使用的 MCLK 为12MHz、则无法实现与 WCLK 和 BCLK 同步的方式。由于我们已经讨论过的原因、这是个问题

其 Fsref 不会为48kHz、而是46.875kHz。这也意味着 ADC 和 DAC 将以15.625Khz 的频率运行、因此不仅时钟不同步、而且它们以与音频时钟运行不同的频率有效运行 DAC。

我们至少可以尝试使用 PLL 来查看是否通过提供相同频率的时钟(只是不是同步的)来改善噪声

使用以下设置：

寄存器3 = 0x91

寄存器4 = 0x20

寄存器5 = 0x17

寄存器6 = 0x00

寄存器101 = 0x 00

此致、

-Steve Wilson

0 admin 6 年多前

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你(们)好

我需要再次与您联系、因为我们之前认为 PLL 设置存在另一个问题、这是正常的。

对于我的最后一个修复、我根据最后一封电子邮件设置 PLL、设置8MHz 时钟和7800Hz 采样率以及12MHz 时钟15600Hz 采样率、fs (ref)为46800Hz。它看起来工作正常、两种设置的音频听起来都正常。

我现在遇到的问题是、当我们在15600Hz 信道上播放连续1KHz 音调时、听起来好像样片被丢弃、并且在播放音调时、会定期听到轻微的咔嗒声。

我尝试修改代码、以便我们可以在 PLLDIV_OUT 和 CLKDIV_OUT 之间切换、但系统不喜欢这种情况。

是否可以在这两条路径之间切换？
我们是否会在设置为使用 PLL 误差或-2.5%的情况下减少采样？

0 admin 6 年多前

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Alan、

1.可以在路径之间切换，但不能动态切换。 ADC 和 DAC 应断电、然后切换时钟路径、然后重新开启 ADC 和 DAC。

2. 我不会期待样片被丢弃，您能发送一份记录吗？可能是数字音频时钟和数据的屏幕截图？

此致、

-Steve Wilson

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