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[参考译文] TLV320AIC10：音频论坛

admin
Guru**** 2473260 points
Other Parts Discussed in Thread: TLV320AIC10, TLV320AIC3100

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/799875/tlv320aic10-audio-forum

器件型号：TLV320AIC10
主题中讨论的其他器件： TLV320AIC3100

您好！
我们的客户面临的问题是 TLV320AIC10器件有点旧。
在主控模式下、AIC10生成 SCLK 和 FS 时钟。 但是、这些输出时钟 本身将违反 DAC 数据输入设置时间要求。

这是模式设置和输入 MCLK 频率。
M1=1 M0=1 M/S=1帧同步(FS)功能—主模式
Register1=0x04 (抽取/FIR 旁路)
寄存器2=0x06 (N=6)
Register3=0x01 (16位数据格式)
寄存器4=0x00 (DAC PGA 增益=0dB)
MCLK = 19.6608MHz

捕获的波形如下所示。
由于这种 FS-SCLK 时序违例、我们的 DSP 无法捕获合适的第一个 SCLK 下降沿、从而将16位 MSB 数据输出到 DAC、并违反 tsu 要求。

 

Q1：SCLK 时钟似乎是4位块化输出、它是不寻常的 SCLK 格式、通常音频转换器 SCLK 输出是连续时钟。 AIC10内部时钟分频器的功能是否正确？

Q2：当我们使用生成的来自主模式 AIC10的这种非常窄的 FS 下降沿到 SCLK 下降沿的时钟时序时、是否有任何好的解决方案来保持 DAC 数据输入的设置时间 Tsu 5nsec (mini)要求？

此致、
Mochizuki

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    TI__Guru**** 2473260 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    莫奇之山

    我将尽力为您提供帮助、 但我必须告诉您、这是一款传统器件、设计文件已存档、设计支持极其有限。

    我注意到、数据表在控制寄存器2下的注释中提到了 SCLK。

    我看起来您绕过了 FIR、N= 6。 是否可以将 N 更改为4或8？  看看会发生什么情况？

    此致、

    -Steve Wilson

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    TI__Guru**** 2473260 points
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    您好、Steve - San、

    感谢您的支持。

     

    我们已更改 MCLK = 24.576MHz 时的 N 设置、下面是 N=3时捕获的波形。

    现在、SCLK 是连续的、Tsu 超过5nsec。 它似乎适合主时钟输出。

     

    在此项目中、fs 是12kHz 范围、然后我们尝试了权变措施时钟设置、即 MCLK = 9.83MHz N= 3 Fs = 12.8Kz。

    这也是足够的 Tsu 裕量。 您是否看到 N=6不推荐设置并建议客户使用 N=3？

     

    此致、

    Mochizuki

  • 0
    TI__Guru**** 2473260 points
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    莫奇之山

    是否有原因客户无法使用偶数 N 值？

    -Steve Wilson
  • 0
    TI__Guru**** 2473260 points
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    您好、Steve - San、

    查看以下注意事项时、建议使用 N=3数字来在级联=1配置时获得50%占空比 SCLK。

    是否最好使用偶数设置？

    此致、

    Mochizuki

  • 0
    TI__Guru**** 2473260 points
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    莫奇之山

    该注释特别指出、在以下情况下、器件不会产生50%占空比 SCLK：
    级联小于或等于4、FIR 被旁路且 N 不是4、8、12、16、20、24、 28或32。

    在您的情况下、级联为1、您的 FIR 被绕过、N 不是4、8、12、16、20、24、 28或32。

    正如我之前所说的、这是一款传统器件、我没有足够的资源来支持它。 我不能说这可以解决问题、但似乎不建议您进行配置。

    Steve
  • 0
    TI__Guru**** 2473260 points
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    Steve - San、

    我们了解这种情况。

    我们的客户希望确认以下情况。

     

    1.他们的变通办法设置 N=3不是禁止的号码。 是这样吗？

    另外还有一个问题是有关"Th" DIN 保持时间1/2T+5nsec (min)规格的问题。

    如果 SCLK 占空比不像之前的波形那样为50%、SCLK L 边沿与1/2t 点无关。

    较新的编解码器 TLV320AIC3100的"Th"要求是指 SCLK L 边沿计时、这是更真实的规范。

    我们是否可以期望内部功能相同？

     

    此致、

    Mochizuki

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    TI__Guru**** 2473260 points
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    Mochizuki

    1.我在数据表中没有看到任何内容表明它是禁止的，只是它不会产生50%的占空比 SCLK。

    2.这是我无法提供充分答案的问题。 如前所述、该器件是传统器件、设计文件已存档、目前 TI 没有设计工程师在此器件上工作。 该产品对于当前使用该产品的客户仍然有效、出于实际目的、它是 NRND

    此致、
    -Steve Wilson
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    TI__Guru**** 2473260 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Steve - San、

    感谢您的回复、我理解这种情况。

    让我们关闭这个滑板。

    此致、

    Mochizuki