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器件型号：TLV320AIC3105 尊敬的所有人
我将在24位96kHz 项目中使用 TLV320AIC3105。
编解码器配置为从模式、不使用内部 PLL。
当配置为24b/96Hz 时、我的 MCU 生成36、864MHz (384 fs)的 MCLK。
我在双速率模式下启用了编解码器以支持96KHz。
我计划设置 PLL Q = 6、因此得到的 FS (ref)为 MCLK /(128xQ)= 36、864MHz /(768)= 48K
但是
我在数据表第28页中阅读：
以下限制适用于 PLL 断电且 DAC 中启用双速率音频模式的情况。
允许的 Q 值= 4、8、9、12、16
那么、使用 MCLK @ 384F 支持24/96的正确设置是什么？
谢谢
