[参考译文] PCM1794A：有关 WDCK 的问题

您好、Michael、

我能够在实验中对此进行设置、以确认器件上的一些事项。 首先、SCLK 用于驱动 Δ-Σ 调制器的过采样功能。 SCLK 需要至少是 DSM (fDSMS)的过采样率的2倍。 在 PCM1794A 上(fDSMS)为输入速率的8倍、让我们将其称为 fDFS (数字滤波器采样的频率)。 因此我们可以说 fDSMS =8×fDFS。 如果要求 SCLK 为2×fDSMS、那么我们可以说 SCLK>=16×fDFS。

内部数字滤波器将输入采样率(FS)内插8。 因此、当使用内部滤波器时、FDF=8×FS。 这就是我们在数据表中显示的最低速率 SCLK 为128×FS 的原因。 SCLK >= 2×8×8×FS、或 SCLK >=128×FS。 允许 SCLK 输入大于128、但不会改变器件的性能。

就器件而言、在外部滤波器模式下、fdfs 并不重要。 只要 SCLK > 16×fDFS、它就不会根据 fDFS 频率更改其行为。

在外部滤波器模式下、器件不会尝试计算原始 FS。 它只在 SCLK 至少为2×8×fDFS 的要求下运行、请注意、在本例中、fDFS = WDCK。 当您提供32×fdfs 的 SCLK 时、它不会改变性能。

×的×是这样的：为什么数据表规定 WDCK 必须在8 μ A 或4 μ A 的电流下运行？ 我相信，这只是为了确保已离开的噪音远离所需的 FS。 DSM 噪声整形将导致 OBN 开始上升至大约0.5×FS。 或者(基于 PCM1794A 的架构)您可以保持 OBN 噪声在(1/8)×fDFS 开始上升。 因此、无论您将所需的 FS 乘以了多少、只有当 fDFS 为1/8时、噪声才会增加。

实际上、如果您希望获得更好的 OBN 性能、您可以从8×FS 增加 fDFS 频率、但要注意不要违反 BCK 最小周期时序。

谢谢！
Paul

是的、只要您处于外部模式、我就可以。 不过、请注意、如果 SCLK 线路停止、输出将保持为数据流的最后一个值、作为直流值。 因此、您需要确保突发返回到所需的输出电平。

谢谢！