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[参考译文] PCM4202：意外噪音

admin
Guru**** 2454880 points
Other Parts Discussed in Thread: PCM4202

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/733835/pcm4202-unexpected-noise

器件型号：PCM4202

大家好、

我有一个来自我的优先客户的问题、他们使用 PCM4202进行即将发货的设计：

有时、我观察到 PCM4202 A/D 产生的意外过量噪声(观察到在 ADOUT 处切换超过15位) 我断开了所有传感器、因此 在我的调查过程中 PCM4202的输入噪声相对较小。

以下是我的观察结果：

如果所有 PCM4202 A/D 工作正常、即没有过多噪声、则在上电后它们将保持正常(在 ADOUT 处切换的位数少于10位)、直到断电。

如果任何 PCM4202 A/D 在上电后输出过量噪声、它将在断电前一直输出过多噪声。

所有 PCM4202 A/D 时钟(SCKI、LRCK 和 BCK)均由同一个源供源-> K2G 处理器的 McASP0_AHCLKR、McASP0_AFR、McASP0_ACLKR。

在断电期间，Vcc +5VA 降至0V，但 VDD +3.3VD 不会降至零。 相反、它会降至2.1V。

根据数据表：

上电复位电路

监控 VDD (引脚14)和 VCC (引脚22)电源。

当 VDD 电源超过+2.0V (±400mV)和时

VCC 电源超过+4.0V (±400mV)、即内部复位

信号强制为高电平。 然后、PCM4202会等待

系统时钟输入(SCKI)变为有效。

 

Q1：上电后能否获得适当的上电复位、即 Vcc 从0V 变为+5V、VDD 从2.1V 变为3.3V？ 您认为我的问题与复位有关吗？ 为什么不会一直发生？ 为什么在出现过量噪声时不总是影响所有 A/D？

  

Q2：下面附上了我的原理图。 RST (引脚19)有内部上拉电阻)。 我是否必须具有 HPFD 和 S/M 的上拉电阻(我们板上的 PCM4202处于从模式)？



谢谢、

Brian  

  • 0
    TI__Guru**** 2454880 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Brian、

    对迟交的答复表示歉意。

    我认为问题与上电序列无关...但为了确保、您是否能够在上电时共享时钟和其他电源轨的示波器捕捉？ 此问题是否很容易重新创建？ 最后、如果我们通过拉低 RST 引脚超过40ns 来强制器件上的 RST、是否不会看到这个问题？

    我们没有任何从设计方面接触 PCM42xx 系列的人员可以咨询...但我们应该能够运行一些基准测试来找出根本原因。

    谢谢。  

    此致、
    Ravi

  • 0
    TI__Guru**** 2454880 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Ravi、

    当出现意外噪声时，我们强制 RST*引脚为低电平，即外部复位，确实可以消除噪声，但会导致 相移问题，正如我 在本文中所述。 我们比较不同 RST*低电平持续时间的 ADC 采样输出。 例如、如果 RST*在 LRCK 的上升沿变为低电平、则在3BCK 之后上升(位时钟为 L/R 时钟的1/64)、它将在 ADC 采样上具有1 bck 的相位差、而 RST*在4BCK 之后上升。

    对于以下示波器屏幕截图、通道如下：

    黄色的 CH1是 RST*信号。

    蓝色的 CH2是3.125MHz BCK 信号。

    粉红色的 CH3是48.828125KHz LRCK 信号。

    绿色通道4是12.5MHz SCKI 信号。

    应用于 PCM4202的外部复位：

    我们在 LRCK 的上升沿将 RST*信号设置为低电平、并根据 BCH 时钟的数量更改 RST*低电平的持续时间。 我们可以看到 A/D 采样具有不同的相位、具体取决于 RST*上升沿发生的时间、请参阅 LRCK。 数据采集和数据采样之间存在差异。 你们能确认这些结果吗？

     

    有关上电复位、请参阅以下范围：

    上面的范围显示了提供给 PCM4202的+5VA Vcc (红色)和+3.3VD (蓝色)、在数字时钟开始之前的350ms 开始。

    上图 png 显示第一个 LRCK、MCLK (即12.5MHz SCKI)和 BCLK (3.125MHz BCK)。  

    上述范围显示 PCM4202数据在系统时钟 SCKI 变为活动状态后的22.859ms 之前未就绪。 根据数据表、数据应在1024 SCKI 时钟初始化周期后有效。 为什么 PCM4202的行为不符合数据表中的规定？

    在这两篇 E2E 博文的这两个问题之间、您能告诉我们保证所有 ADC 转换器具有已知相位和相同行为的最佳方法吗？

    谢谢、

    Brian