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[参考译文] TAS6424-Q1:MCLK 是否需要与 FSYNC 和 SCLK 同步?

Guru**** 2445440 points
Other Parts Discussed in Thread: TAS6424-Q1

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/714713/tas6424-q1-does-mclk-need-to-sync-with-fsync-and-sclk

器件型号:TAS6424-Q1
主题中讨论的其他器件: TAS6424

你(们)好  

数据表并未非常清楚地描述它。  MCLK 是否需要与 FSYNC 和 SCLK 同步?  

我们正在进行汽车蓝牙音频应用。 蓝牙模块只能发送 FSYNC、SCLK 和数据、但不能发送 MCLK。  

因此、我们使用振荡器生成 MCLK、以发送到 TAS6424-Q1。 我们的 MCLK 是自由运行时钟、不与 FSYNC 或 SCLK 同步。  

我们看到 TAS6424-Q1寄存器0X11 (全局故障1寄存器)报告了无效时钟。 不确定这是否是 MCLK 不同步引起的。  

有什么建议可以做吗?  

谢谢!

Py Tsai

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    尊敬的 PY:

    MCLK 无需与 FSYNC 和 SCLK 同相。  只要比率正确、器件就不会为您提供时钟误差、例如 FSYNC = 48kHz、SCLK = 3.072MHz 和 MCLK = 12.288MHz。

    图安最好的酒店

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    你(们)好,先生

    原因是我们发现数据表上的描述如下所示。 如何实现

    9.3.1.6音频时钟错误处理
    当检测到任何类型的时钟误差、MCLK-FSYNC 或 SCLK-FSYNC 比率、或时钟暂停时、器件会将所有数据全部置位
    通道进入高阻态。

    是否有任何方法 来确保 MCLK-FSYNC 或时钟暂停的比率?

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    你好、Jimmy、

    没错。  比率表示 MCLK、SCLK 和 FSYNC 有计数器。  因此、只要4个 SCLK = MCLK 且256X FSYNC = MCLK、器件就会工作。  这是边沿触发的、因此 MCLK 不必同相。

    希望这对您有所帮助。

    图安最好的酒店

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    你好、PY 和 Jimmy、

    如果答案可帮助您解决问题、请单击"Resolved Issue (已解决问题)"关闭此主题。  如果没有、请告诉我如何帮助。

    您始终可以在出现问题时启动新线程。

    周末愉快!

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    你(们)好

    由于音频时钟错误位仍在报警、问题现在仍未关闭。

    MCLK = 12.288MHz、SCLK = 3.072MHz、FSYNC = 48kHz

     I2S 时钟或 MCLK 是否有任何额外的时序信息或抖动?

    此致

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    你好、Jimmy、

    如果您可以为我捕获下面的示波器图、这将有所帮助。

    在 MCLK 上触发并捕获 MCLK 和 SCLK。

    在一个完整的 LRCLK 周期内、在 LRCLK 上触发并捕获 LRCLK 和 SCLK。

    在 LRCLK 上触发并捕获 SCLK 和 MCLK。  足够缩小、我可以看到 SCLK 和 MCLK 边沿。

    谢谢你。

    最好的,图安

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    你(们)好

    通过在 TAS6424之前添加外部计数器 TI"SN74LV40ADR"来修复此问题。

    如您提到的、另请参考波形1。

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    你好、Jimmy、

    很好、它能为您工作。  在这种情况下、MCLK 上的逆变器可能起作用。

    如果问题得到解决、您会关闭此主题吗?  谢谢你。

    图安最好的酒店

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    问题已修复。