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[参考译文] TLV320AIC3104：上升时间和下降时间

admin
Guru**** 2455560 points
Other Parts Discussed in Thread: TLV320AIC3104

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/750256/tlv320aic3104-rise-time-and-fall-time

器件型号：TLV320AIC3104

您好！

我的客户正在使用 TLV320AIC3104。 客户对上升时间和下降时间有疑问。

在数据表图1中、TR 和 TF 被规定为最大10ns。

客户认为这些应用于 TLV320AIC3104的输出信号 WCLK、BCLK、SDOUT 是否正确？

他们是否不需要关注 SDIN？

穆克

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    TI__Guru**** 2455560 points
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    Muk、

    这假设 BCLK = 12.288MHz。 对于较低的频率、时序更宽松。

    此致、
    -Steve Wilson
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    TI__Guru**** 2455560 points
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    Steve、

    感谢您的回复和建议。

    我认为你对以下问题的回答是"是"。 正确吗？

    客户认为这些应用于 TLV320AIC3104的输出信号 WCLK、BCLK、SDOUT 是否正确？

    他们是否不需要关注 SDIN？

     

    穆克

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    Muk、

    SDIN 是否出现在时序要求所指的所有时序图(图1-4)中？

    此致、
    -Steve Wilson
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    TI__Guru**** 2455560 points
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    Steve - San、

    很抱歉、请让我再次检查。
    客户参考了图1。 主控模式下的 I2S/LJF/RJF 时序。

    背景、
    客户系统上 SDIN 的 TR 和 TF 超过10ns。


    通常、作为输入信号的 I2C SDIN 对 TR 和 TF 没有时序要求。
    因此、他们认为、这些器件输出信号的规格软件。 (TR 和 TF：VIOVDD=3.3V 时的最大值为10ns)
    此外、图1中未显示 TR 和 TF 的说明。

    如果需要 SDIN 满足10ns 以下的要求、则应规划设计更改。
    我想向您确认 TR anf TF 规格的影响。

    客户是否应该在10ns 内满足 SDIN 的 TR 和 TF？

    穆克