[参考译文] TLV320AIC3204：AIC3204编解码器支持的 MCLK 范围

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/700326/tlv320aic3204-supported-mclk-range-for-aic3204-codec

器件型号：TLV320AIC3204

大家好、

我们将在电路板中使用 TLV320AIC3204编解码器。我们有与3204编解码器支持的 MCLK 范围相关的查询。作为 POC 的一部分、我使用了由 USB-MODEVM 提供的11.2896MHz 频率、并且能够从基于 Qualcom Snapdragon 的电路板上捕获/回放音频。

我还尝试在外部提供24MHz 频率、但无法使用该时钟捕获/回放音频。

如果有人能告诉我支持的不同 MCLK 范围和捕获/回放工作所需的 I2C 配置、那将会更好。

提前感谢。

-Pratik

7 年多前

0 admin 7 年多前

TI__Guru**** 2422390 points

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大家好、Pratik、

关于这个问题有几个注意事项。 AIC3204是具有灵活时钟配置的编解码器、它可以接受24MHz 的 MCLK、但必须为其配置内部时钟树。

AIC3204的 EVM 与主板提供的11.2896MHz MCLK 兼容、由于这是默认配置、GUI 的脚本会将内部时钟树配置为使用该时钟运行。器件的时钟配置还需要考虑所选系统和处理块的采样率。我可以为您的应用提供时钟配置方面的帮助、您能否共享所选系统和处理块的采样率？

器件时钟配置的配置脚本示例、其中44.1kHz 采样率和24MHz MCLK 用作时钟树的输入：

##########################################
AIC3204的#时钟配置
# MCLK = 12MHz
#采样率= 44.1kHz
##########################################

W 30 04 03 # CODE_CLKIN = PLL_CLK、PLL_CLKIN = MCLK
W 30 05 A1 # P = 2、R = 1、PLL 打开
W 30 06 07 # J = 7
W 30 07 02 # D = 560
W 30 08 30 # D = 560
W 30 12 85 # NADC = 5
W 30 13 83 # mAdc = 3
W 30 14 80 # AOSR = 128
W 30 0B 85 # NDAC = 5
W 30 0C 83 # MDAC = 3
W 30 0D 80 # DOSR = 128

如您所见、PLL 用于生成内部时钟、因为24MHz 不是标准音频频率。

还请考虑到、当使用 EVM 时、如果您希望从其他处理器提供外部时钟、应设置主板的 DIP 开关 SW2、以便开关4和5处于关闭位置。

此致、

Diego Melendez López í a
音频应用工程师

0 admin 7 年多前

TI__Guru**** 2422390 points

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您好！

感谢您重放

我已经根据您对我的板的建议进行了尝试。我还尝试了采用外部24MHz MCLK 的 EVM 板时钟配置、但无法使用24MHz MCLK 进行捕获或回放。
如果您对此再强调一点、那将会很棒。

谢谢
Pratik

0 admin 7 年多前

TI__Guru**** 2422390 points

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大家好、Pratik、

感谢您的反馈。该器件与24MHz MCLK 配合使用时、唯一需要的更改是通过时钟设置完成的。如果您可以与 EVM 共享正在使用的寄存器设置、这将有所帮助、以便我可以尝试在我的一侧复制它、并查看24MHz MCLK 操作是否缺少任何内容。除了 MCLK 的变化、系统之间是否还有其他不同的工作方式？

此致、

Diego Melendez López í a
音频应用工程师

0 admin 7 年多前

TI__Guru**** 2422390 points

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您好！

我附加了 PAGE 0和 PAGE 1的寄存器设置。

请查看并提供您的反馈

谢谢

Pratike2e.ti.com/.../2318.TI_5F00_PAGE_5F00_0_5F00_REGISTERS.xlse2e.ti.com/.../6746.TI_5F00_PAGE_5F00_1_5F00_REGISTERS.xls

0 admin 7 年多前

TI__Guru**** 2422390 points

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大家好、Pratik、

我测试了您的代码、EVM 运行良好、我看不到播放问题、但值得一提的是、录制功能未配置。这将放弃路由配置的任何问题，因此问题可能与时钟设置有关。

通常、只要正确的时钟和主板设置完成、EVM 就可以与任何 MCLK 配合使用。需要注意的一点是、我们建议使用与处理器用于生成 μ I²S 时钟相同的 MCLK、这适用于您的应用吗？使用外部24MHz 时钟时、USB-MODEVM 的 SW2上使用的配置是什么、您在哪里连接外部时钟？您能否分享您的电路板和处理器的确切时钟条件？

此致、

Diego Melendez López í a
音频应用工程师

0 admin 7 年多前

TI__Guru**** 2422390 points

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你(们)好

在本例中、24MHz MCLK 由晶体而不是处理器生成。
我已将外部时钟连接到 P22 (引脚编号：17)、SW2配置为2、4、5关闭、其余为打开。

谢谢
Pratik

0 admin 7 年多前

TI__Guru**** 2422390 points

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大家好、Pratik、

感谢您的反馈。如果主时钟来自晶振、我假设总线的 μ I²S 主器件将是 AIC3204、对吧？。如果是、应该考虑一些生成 BCLK 和 WCLK 的注意事项。如果编解码器不是主器件、那么问题可能是 MCLK 和处理器的 μ I²S 时钟之间没有同步。当处理器是 μ I²S 总线的主机时、可以使用位时钟来产生编解码器的内部时钟、而不是 MCLK。如果处理器是总线的主器件、您可以共享处理器发送的 μ I²S 时钟的频率吗？

请 I²S、在 EVM 中、AIC3204是 USB-T Ü V 桥的从器件、因此、在使用不同的处理器进行测试时、AIC3204在使用 GUI 中的脚本时应是从器件。

此致、

Diego Melendez López í a
音频应用工程师

0 admin 7 年多前

TI__Guru**** 2422390 points

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您好！

在本例中、编解码器不是主器件。
当我从 EVM 使用了 MCLK 并且处理器端生成了其他时钟时、MCLK 和 I2S 时钟的同步不会出现问题、并且捕获或回放工作正常。在使用晶振的 MCLK 时钟时、我无法进行捕获或回放。
I2S 频率为
WCLK：48kHz
BCLK：1.5MHz

谢谢、
Pratik

0 admin 7 年多前

TI__Guru**** 2422390 points

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大家好、Pratik、

感谢您的反馈。很奇怪、您没有遇到同步问题。根据您的代码、当提供24MHz 的 MCLK 时、时钟设置正常、您能否澄清使用 EVM 进行测试时代码是否相同？

在测试中、您如何将晶体连接到 EVM？奇怪的是、您无法播放/捕获音频、即使时钟设置错误、您也应该能够从器件中获取一些内容。需要仔细检查的一点是、MCLK 时钟是否在编解码器侧有效。

要尝试的一件事是使用处理器的 BCLK、而不是晶体的 MCLK 来生成内部时钟、以查看器件是否能够捕获和回放音频。请参阅以下代码作为参考。

##########################################
AIC3204的#时钟配置
# BCLK = 1.536MHz
#采样率= 48kHz
##########################################

W 30 04 07 # CODE_CLKIN = PLL_CLK、PLL_CLKIN = BCLK
W 30 05 92 # P = 1、R = 2、PLL 打开
W 30 06 1E # J = 30
W 30 07 00 # D = 0
W 30 08 00 # D = 0
W 30 12 85 # NADC = 5
W 30 13 83 # mAdc = 3
W 30 14 80 # AOSR = 128
W 30 0B 85 # NDAC = 5
W 30 0C 83 # MDAC = 3
W 30 0D 80 # DOSR = 128

此致、

Diego Melendez López í a
音频应用工程师

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