[参考译文] PGA2310：SPI 的开关时序特性有多紧密？

您好 Benjamin、

给出的时序规格是最短设置和保持时间(或 PGA 转换输出前的最大延迟)。 等待时间超过这些最短时间不是问题。 例如、SCLK 下降至 SDO 数据有效的60ns 最大规格规定、在 SPI 主器件将 SCLK 线路拉至低电平之后、PGA2310在其 SDO 线路上具有不超过60ns 的有效数据。 如果您尝试在该60ns 窗口之前读取数据、则可能尚未生效。 长时间等待不会使数据无效、只会降低数据速率。

您的光耦合器会在设置和保持规格的时序中增加一些不确定性、并且可能需要您稍微降低 SPI 总线的速度。

例如、让我们以 t_SDS 规范(SDI 设置时间)为例：PGA 要求在 SCLK 上升沿之前20ns 在其输入端存在有效数据。 4.02µs 在 SDI 线路的光耦合器中有4µs μ s 延迟、而在时钟光耦合器上有0µs μ s 延迟(作为一个极端示例)、则需要将该4µs μ s 延迟添加到设置时间要求中、这意味着您必须在将时钟切换为高电平之前设置数据 μ s。 为了确保这一点、您可以选择较慢的时钟速率-例如100kHz 或更低的时钟速率、以确保您保持在时序规格范围内。

如果通信速度太快、则 PGA 寄存器中可能会出现无效数据、因此如果音量控制行为不可预测、则可能需要进一步降低时钟速率以进行补偿。