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[参考译文] TLV320AIC3253:I2S 时钟要求和主模式

Guru**** 2380860 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/679381/tlv320aic3253-i2s-clock-requirements-and-master-mode

器件型号:TLV320AIC3253
我正在尝试将 AIC3253与我们的微控制器连接、并且遇到了一些问题。  通过 I2S 从编解码器传出的音频流是毛刺脉冲-  其中一个音频通道噪声很大、并且会定期发出咔嗒声。
 
基于 Pure Path Studio 的文档、AIC3252框架期望16KHz 16位音频的 I2S 设置: MCLK:4.096MHz、BCLK:1.024MHz、WCLK:16kHz。 我们 MCU 的 I2S 外设可生成 MCLK:4MHz、BCLK:500kHz、WCLK:15.625KHz。 这可能是问题的根源吗? 为什么编解码器需要1.024MHz BCLK?
 
2.将 AIC I2S 模式更改为主器件是否有帮助? 将 AIC 配置为主器件的所有步骤是什么? 我已经尝试将寄存器[0][27]设置为对应于 WCLK 的0xC、将 BLCK 设置为输出、但这不会从编解码器产生任何信号。  
 
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    更新了:我能够将 AIC 设置为 I2S 主器件。 学习了时钟分配树之后、我验证了 AIC 在我们的 MCU 的4MHz 频率下使用 MCLK 来生成15、625Hz WCLK。 我尝试了1MHz 和500kHz 的 BCLK,但结果相同-- I2S 输出中的卡嗒声不正常。 为此、我将 reg [0][27]设置为0xC、将 reg[0][30]设置为0xE0 (对于500kHz BCLK)或0xB0 (对于1MHz BCLK)。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Abhibyay、

    欢迎使用 E2E、感谢您关注我们的产品!

    请参阅以下我的评论:

    1 -提供给器件的时钟无效、如您所述、PurePath Studio 期望在给定采样率下使用某些时钟。 预期的位时钟的频率为32×FS。 用户可以在属性窗口的系统设置代码中更改时钟设置、请查看此 Wiki 条目以了解详细过程。

    2- 是的,可以使用编解码器从任何 MCLK 输入生成合适的 μ I²S 时钟。在这种情况下,通过配置器件的 PLL,可以从4MHz MCLK 中生成16KHz 的采样率和所需的 BCLK。 要更改时钟设置、请参阅第1点中提到的 wiki 页面。 除了将 BCLK 和 WCLK 设置为输出外、还需要为位时钟分频器加电以生成时钟(第0页:寄存器30)。

    3 -上述工具与此器件无关、它专用于我们的一些旧版编解码器。

    此致、

     Diego Melendez López í a
      音频应用工程师

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    正确的是、预期的位时钟频率为32xF。 在我们的例子中、对于16KHz Fs、它是512KHz BCLK。 这不同于 PPS 在框架文档中所期望的值(它预计1MHz)。 为什么是这样? 框架是否设置为不是16位的采样宽度?

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    您好、Abhibyay、

    您提到的预期时钟频率和 ASI 格式与 EVM 可以处理的可能时钟方案有关。 如果编解码器在不同的系统上执行、则可以调整这些参数。 如前所述、您可以更改系统设置代码中的时钟配置、以匹配终端系统格式。

    此致、

     Diego Melendez López í a
      音频应用工程师