[参考译文] TLV320ADC3101：TLV320ADC3101：如何在 MCLK 25M 中将 ADC3101配置为主模式？

您好、Li、

ADC3101具有灵活的时钟配置、可以将其配置为 μ I²S 主设备。 为此、WCLK 和 BCLK 都应配置为第0页的寄存器27的输出。 应使用内部 PLL、因为25MHz 不是标准音频 MCLK 频率、应将分频器与 PLL 相结合以确定所需的采样率。 需要注意的一点是、BCLK 分频器应该被启用和正确配置以查看 WCLK 和 BCLK 输出。  

请参阅以下示例、将 ADC3101配置为采样率为44.1kHz 的 μ I²S 主器件。  

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#时钟配置
#主模式
# MCLK 作为 PLL 输入
# MCLK = 25MHz
# BCLK = 2.8224MHz = 32×FS
# WCLK = 44.1kHz = fs
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W 30 1B 0C # I²S 格式、16位数据、主控模式
W 30 04 03 # CODE_CLKIN = PLL_CLK、PLL_CLKIN = MCLK
W 30 05 A1 # P=2、R=1、PLL 打开
W 30 06 08 # J=8
W 30 07 05 # D=1285
W 30 08 05 # D=1285
W 30 12 89 # NADC = 9
W 30 13 82 # mAdc = 2
W 30 14 80 # AOSR = 128
W 30 1E 88 # BCLK 分频器= ADC_CLK/8、打开

此致、

 Diego Melendez López í a
  音频应用工程师