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器件型号:TLV320ADC3101 您好!
MCLK 为12.288MHz、我希望 ADC_FS 设置为48kHz
因此我禁用 PLL、时钟发生复用设置为 MCLK。
%NADC:1.
%mAdc:4
%AOSR:64
ADC_FS 则为48000Hz
ADC_INTF_CTRL_2:设置为 ADC_CLK (12.288MHz)
%N:2.
BCLK:6.144MHz (我认为32位 x 2通道 x 48000Hz x 2)
BCLK 是否正确? 以及如何设置 DOUT 寄存器?
编辑:我测量了引脚、BCLK 为6.144MHz、WCLK 为48kHz、DOUT 为48kHz
DOUT 也不应该是6.144MHz?