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[参考译文] TLV320ADC3101:正确的时钟配置是什么

Guru**** 2387060 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/728018/tlv320adc3101-what-is-the-correct-clock-configuration

器件型号:TLV320ADC3101

您好!

MCLK 为12.288MHz、我希望 ADC_FS 设置为48kHz

因此我禁用 PLL、时钟发生复用设置为 MCLK。

%NADC:1.

%mAdc:4

%AOSR:64

ADC_FS 则为48000Hz  

ADC_INTF_CTRL_2:设置为 ADC_CLK (12.288MHz)

%N:2.

BCLK:6.144MHz (我认为32位 x 2通道 x 48000Hz x 2)

BCLK 是否正确? 以及如何设置 DOUT 寄存器?

 编辑:我测量了引脚、BCLK 为6.144MHz、WCLK 为48kHz、DOUT 为48kHz

DOUT 也不应该是6.144MHz?

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    大家好、我刚刚开始工作了。
    我按照第80页上的示例操作、对设置进行了一些更改、并且工作正常。
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    大家好、Michael、

    感谢您的反馈。 如果您有其他问题、请告知我们。

    此致、

     Diego Melendez López í a
      音频应用工程师