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[参考译文] PCM3060:并行模式下的同步操作并实现最高 SNR

Guru**** 1144750 points
Other Parts Discussed in Thread: PCM3060
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1190746/pcm3060-synchronous-operation-in-parallel-mode-and-achieving-the-highest-snr

部件号:PCM3060

设置:

PCM3060将在3线并行单端输出从模式下工作。 在并行模式下、其内部寄存器将采用其默认值(预计3线设置会改变这些值)。 如果是这种情况、寄存器67 (CSEL2)会将 DAC 配置为与 SCKI2、BCK2等一起工作。 (I2S - 2)和寄存器72 (CSEL1)将 ADC 配置为与 SCK1、BCK1等一起工作。 (I2S - 1)。

我的问题:

我希望 PCM3060仅使用单个5线 I2S (MCLK、BCLK、LRCLK、DIN、DOUT)与 MCU 连接。 为了实现这一目标、我能否连接 PCM3060的 SCKx、BCKx 和 LRCKx 引脚?

后续问题:

我的最终目标是最大程度地降低噪声。 因此、如果我:

1.将2个 I2S 接口连在一起,方法是在 PCM3060下布线这些迹线,并将3线接口连接到各自的电平或

使用 SPI 将 DAC 和 ADC 配置为与 I2S-1连接、并将 I2S-2连接到 GND。  

在我以前使用同步编解码器的经验中、以并行模式运行会产生高 SNR、但由于此器件的异步特性、我不确定最佳解决方案是什么。

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    您好!Dylan、

    我相信我理解您的困惑。 为清楚起见、数字音频输入可采用3线(MCLK 或 BCLK、LRCLK、DIN)或4线(MCLK、BCLK、LRCLK 和 DIN)协议。 请注意、您的 BCLK 必须等于(通道数*字长(位)*采样频率)。  如果没有内部 PLL、这些时钟必须是同步的、这意味着它们之间有一定的倍数。 如上面的公式所示、BCLK 是采样频率的函数(通常称为 LRCLK 或 FSYNC)。

    因此、您的问题的简短答案是否定的、您不能将 SCK、BCLK 和 LRCLK 绑定在一起、因为为了提供有效的数字音频、它们必须满足数据表和 BCLK 方程中概述的限制。  

    例如,I2S 音频(2通道数据* 24位字*48kHz 采样频率(LRCK))--> BCLK =2.304MHz (48*FS)。 在受控模式下、bck 必须为48fs 或64fs、如 d/s 第19页所述 您的 SCK/MCLK 取决于器件必须大于或等于 bck 或者编解码器支持的一个公共频率(d/s 的表2)

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    嘿 Daveon、

    抱歉、我的问题描述可能不清楚。 PCM3060是一款异步编解码器、因此它具有2个独立的 I2S 接口、1个用于 ADC (引脚3-6)、1个用于 DAC (引脚9-12)。 我的意思是问、我能否将 BCLK1连接到 BCLK2、LRCLK1连接到 LRCLK2等 通过这种方式、两个 I2S 接口将使用来自 MCU 的相同输出运行并处于同步模式。 实现此结果的另一种方法是让 MCU 使用 SPI 接口进行单独通信并配置 PCM3060的寄存器、这是我尝试避免的。  

    基本上、我在问如何将这个编解码器设置为在并行模式中同步运行。  

    感谢你的帮助

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    您好!Dylan、

    很抱歉、我一开始不理解、但可以为两者提供相同的时钟

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    很棒! 组装电路板后,我会公布一些结果:)再次感谢!