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[参考译文] TLV320AIC3110：TLV320AIC3110的环路输出功能会在 ADC 模块中产生噪声

admin
Guru**** 2382130 points
Other Parts Discussed in Thread: TLV320AIC3110
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1232498/tlv320aic3110-the-loop-out-function-of-tlv320aic3110-causes-noise-in-the-adc-module

器件型号：TLV320AIC3110

您好、TI 团队、

目前、我们可以用 TLV320AIC3110芯片独立接通记录模块(ADC)、环出模块(HPL 和 HPR)、
但是、当同时启用环出和记录时、即当图中标记的两个模块的功能启用时、环出功能将产生记录效果
影响，录制文件的噪音相对较大。
附加的"TLV320AIC3110 Recording noise problem.docx"是调试相关数据、并在两种情况下记录文件。
请帮助解决此问题。

e2e.ti.com/.../test_5F00_err.wave2e.ti.com/.../test_5F00_ok.wave2e.ti.com/.../TLV320AIC3110-Recording-noise-problem.docx

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    TI__Guru**** 2382130 points
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    重新发布客户测试相关文档：

    test_err：

    e2e.ti.com/.../6303.test_5F00_err.wav

    TEST_OK：

    e2e.ti.com/.../7080.test_5F00_ok.wav

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    TI__Guru**** 2382130 points
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    尊敬的 Ken：

    听起来、MIC 输入引脚会记录 HPL/HPR 引脚的输出。 确保麦克风距离扬声器足够远、以防止音频耦合。  

    在您的音频文件中、test_err 和 test_ok 意味着什么？

    谢谢！
    J·麦克弗森

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    TI__Guru**** 2382130 points
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    尊敬的 Jeff：

    感谢您的答复。

    我认为 MIC 输入引脚不会记录 HPL/HPR 引脚的输出、即使我拔下环路扬声器、只要我使用混合器打开"HP 右侧开关"或"HP 左侧开关"、 它将在 ADC 记录上产生很大的噪声。

    test_ok 和 test_err 的音频文件 都是录制文件。 下面的给出了不同的值：
    TEST_ok 对应于当 HPL&HPR 关闭时、仅启用 ADC 记录功能、在这种情况下、寄存器 val 为：
    第0页：
    未指定大小(使用字节数据访问)
     0 1 2 3 4 5 6 7 8 9 a b c d e f 0123456789abcdef    
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     test_err 对应于 HPL&HPR 和 ADC 同时开启的情况、在这种情况下、寄存器 val 为：
    第0页：
    未指定大小(使用字节数据访问)
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    TI__Guru**** 2382130 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Paul、

    感谢您的澄清。 您是否还能共享系统的原理图和布局？

    谢谢！
    J·麦克弗森

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    TI__Guru**** 2382130 points
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    尊敬的 Jeff：

    您可以在"tlv320aic3110layout.pdf".e2e.ti.com/.../tlv320aic3110layout.pdf 文件中看到编解码器部分的原理图

    该编解码器通过 i2c5连接到我们的主 SOC。

    此外、在使用 MIC 引脚(MICLP&MICRP)进行音频采集后、通过 HPR 和 HPL 环出播放的单向 MIC 数据、

    另一种方法是通过 ADC 记录 、然后通过 I2S 写入我们的主芯片，

    谢谢！  

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    TI__Guru**** 2382130 points
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    Paul、你好！  

    我将继续在这个问题上提供帮助。 根据寄存器配置、没有任何内容表明您的设置存在问题。  如果可能、您能否共享 PCB 布局文件？ 通过布局文件、我们可以了解布线上是否存在噪声耦合问题。  

    如果您不想在论坛上共享这些文件、我们可以通过电子邮件进行共享。

    此致！
    安德鲁

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    Andrew、您好！

    感谢您的答复。

    我已经 通过电子邮件发送 PCB 布局文件。  请帮助检查 是否有问题。

    谢谢你。

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    Andrew、您好！

    抱歉、我发送电子邮件失败。

    我试图通过电子邮件回复消息,但失败了。  似乎该电子邮件 被地址"norprie-e2e"拒绝。

    您能给我一个可以连接到的电子邮件地址吗？  

    谢谢！

  • 0
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    您好、Paul、

    我可以与您联系。  您用于您的 myTI 帐户的电子邮件是否是您最好在中联系的电子邮件？  

    -安德鲁

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    Andrew、您好！  

     是的、 My TI 帐户的电子邮件是好邮件。 您可以 向其发送电子邮件。

    谢谢！  

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    TI__Guru**** 2382130 points
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    Andrew、您好！  

     我已经通过电子邮件与您分享我们设计的相关信息。  

    请帮我检查是否有问题。

    谢谢！

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    TI__Guru**** 2382130 points
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    Paul、你好！

    很抱歉耽误您的时间、感谢您通过电子邮件分享板级配置文件。 布局看起来不错、这里似乎没有任何问题。 我再次查看寄存器输出、并注意到从 test_ok 寄存器转储中、PLL 和时钟分频器断电、而对于 test_err、它们加电。 同样看起来、即使在 ADC 通电的情况下、您也已经在通道上选择了最大衰减。 因此、即使有来自 ADC 的信号、几乎可以忽略不计。 对我来说，建议如下：

    1. 某些配置问题是由于 PLL 开启或关闭
      1. 该器件是处于 I2S 主模式还是从模式？ 对于受控模式(WCLK 和 BCLK 是编解码器的输入)、PLL 和时钟分频器应该保持被禁用和缺省状态。
    2. I2C 主机控制器提供了一些其他的信号/回路、会在输出端引起噪声

    此致！
    安德鲁

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     Andrew、您好！

    感谢您的建议、此问题已解决。

    此致！

    保罗