[参考译文] SRC4392：方向、PLL1、&amp；98.304MHz

数据表不清楚是否要求98.304MHz。  如果非常强烈地意味着它通过具有建议的乘数表来实现98.304MHz 并产生误差、但是该语句

PLL1将 DIR 基准时钟源乘以一个过采样率、这个速率足以满足 AES3解码器操作

还意味着具体频率不重要、只是它足够高、能够支持所需的过采样。

我的时钟信号直接来自50ppm 晶体谐振器、因此时钟上的精度和抖动应该不是问题。

我想我发现了导致 DIR 松锁的问题(可变流信号路径恶化)的原因。

我同意、数据表仅在该公式中提到98.304MHZ、没有其他解释。  此部件是一个成熟部件、 我 无法找到 此部件的任何其他文档。

很好的是、您发现 信号路径降级是 问题的根源、如果您有更多的发现、请在此处分享它。

此致、

阿拉什

您好、 user5296395：

是否真的只是输入信号衰减？

大约3年前、我试图让192/200 kHz (所有较低的 FS 都可以)工作、但没有成功。 只有通过单独的 PLL 调优、我才能使它起作用、但如果我更改输入源(与前一个有一些 ppm 时钟差异)、我必须再次调优它、因此它对我的应用来说是无用的。

现在我们目前使用的 CS8422刚刚结束生命,所以我再次喜欢 SRC4392 -也许有人发现了我没有发现的东西。
根据数据表、它应该可以正常工作、但不是...

大家好、Christian、我认为这个问题与您的 CLKS 相关。 我记得 当我在 EVM 上使用 PLL 时,我在一台 SRC 设备上工作过,在所有频率下都可以正常工作,但当使用外部 SCK 时,它存在较高频率的问题。 我记得在 AP (我的 clk 源)中添加一些随机抖动解决了问题。  

您好 Arash、

感谢您的提示-但这怎么可能呢？

在我的用例(FPGA 是提供所有时钟的 I2S 主设备)中、SCK 是"仅" I2S 位时钟、我非常确定 SRC4392在 SPDIF 接收端发生故障、正如我对 PLL1寄存器的测试所示。 对于每个 SPDIF 源和 每个单独的 SRC43以及每个组合、我都让它只能通过调整 PLL1寄存器来工作-如果您有未知的源、这是不可用的。

Christian、您好！  

假设基准时钟是 稳定的  24.576MHz、 当 J=8时、它应该起作用-

您是否捕获了 CLKS 并在 J=8和 j=9的两种情况下将两个边沿的相对位置进行了比较、 以找到一些提示或数据点？

您是否会添加任何缺失的信息(或对下图进行任何更正)、只要我们掌握了正确的应用和问题图片即可。

阿拉什

谢谢发送这些信息,让我来看看,并与我的同事讨论它,并将在星期二回到你.

此致、

阿拉什

您能否澄清一下 、如果您说"这是多通道 系统的一部分、 所有其他通道都运行良好"  、您的意思是在192K 时只有一个通道出现问题、而在192K 时其他通道正常？

我们不能 确定 从 PLL1 到 PLL2的路径内正在发生什么... 如果个别调优不是您的问题, 以下是一些进一步调试的建议:

  对于一个给定的输入采样速率、PLL2的最大可用输出时钟速率由内部逻辑估算。 它可以  在寄存器0x13处读取。  同时检查引脚11和12。  只有当 AES3解码器和 PLL2都指示一个锁定条件时、锁定输出(引脚11)才有效。 您可能需要监视 表1中更多的 GPO 引脚。  

一个建议或测试是  以更高的频率(x2)运行 FPGA 、看看它是否适用于48K、96K 和192K。 我们的猜测是、它应该可以在无需针对192K 进行 PLL 调优的情况下工作。 对于相同的令牌、将输入时钟从24.576MHz 降低到一半、 很可能 会导致96k 的 fs 也不起作用。

此致、

阿拉什

您好 Arash、

感谢您的关注！

多通道系统：

-该系统是一种模块化音频系统,有多个插槽"立体声模块"

-这些插槽配有模拟输入模块(24位 ADCs, ADS127L01 )和/或
 用于光学 SPDIF 输入的数字输入模块(直到现在使用 CS8422)

-整个系统正在以高达200 kHz 的采样率运行

- FPGA 是 I2S 的时钟主控,具有相同的时钟线(带端接)
  至所有模块

基本的时钟源是低抖动振荡器

-现有的通道(和示波器测量)显示我们的时钟是干净的
  并且稳定、我们可以轻松达到 ADC 的规格以及 CS8422的噪声规格
  和 THD

因此、关于您建议使用更高的 MCLK、这是不可能的、因为频率为25.6MHz
我们已经接近 SRC 的最大值27.7MHz。

在 I2S 端、我们的时钟速率 ，由 FPGA 提供：

FS = 200kHz、MCLK = 25.6MHz
FS = 100kHz、MCLK = 25.6MHz
Fs = 50kHz、MCLK = 25.6MHz
FS = 25kHz、MCLK = 12.8MHz

fs = 192kHz、MCLK = 24.576MHz
fs =  96kHz 、MCLK =  24.576MHz  
fs = 48kHz 、MCLK =  24.576MHz  
Fs = 24kHz 、MCLK = 12.288MHz  

正如 SRC4392数据表显示的那样、这应该不是一个问题、也应该与过采样率相关。

同样、对于我们系统的/ I2S 端的所有采样率、SPDIF 信号为192或200kHz
仅在经过 PLL1微调时工作稳定。
检查寄存器和专用引脚(#LOCK、#RDY)、确认它是 PLL1问题。

这是如此令人沮丧,所有工作都很好,只有在192k/200k 它失败。

谢谢 Christian、  

我们当时想在频率上升高或降低、以便 在 192k 或96k 时看到影响、因为对于该部件来说、增大或减小可能会带来96k 采样频率的一些见解。  

您可能需要 检查的一点是 、在从模式下、端口不需要主时钟、因为 LRCLK  和 BCK 是 源自 用作串行总线时序主控的外部音频器件的输入。   您可能需要 从端口中删除主器件 、然后查看。  

这里我们没有电路板可测试这个情况、但即使使用我们的 EVM、我们也可能看不到这个 问题。 如果您愿意、可以将您的板发送给我们、我们可以在结尾处进行尝试、看看可以找到什么。

此致、

阿拉什

您好 Arash、

>。。   在从机模式下、端口不需要主时钟、因为  
      外部音频源的输入> LRCLK 和 BCK
>用作串行总线时序主机的设备。
>因此  您可能需要 从端口中删除主器件 并查看。  

如果我正确理解了数据表、那么 I2S 端口可能不需要 MCLK、但 方向/ PLL1 需要一些参考时钟、在本例中、它必须是 MCLK (数据表第31页、第2段)、或者 MCLK 物理路由到 RXCKI。

BTW、是否有其他具有 SPDIF 输入并使用不同"SPDIF 接收器前端"的 SRC？

我再次使用 PLL1设置,一旦我找到正确的设置,它就起作用-但再次,仅适用于特定的输入信号。  

我们拥有的 SRC 是  许多年前设计的成熟设备 、我无法告诉您它们是否使用了不同的前端 。 我猜他们会 使用相同的 SPDIF 接收器前端。

https://www.ti.com/audio-ic/interface/sample-rate-converters/products.html

MCLK 没有物理路由到 RXCKI， 如图67的方框图所示，您需要在 PLL1中使用它们中的任何一个。

此致、

阿拉什   

好的、
我只需将一根线从 MCLK 接到 RXCKI、并选择 RXCKI 作为 PLL1输入、这是一样的行为。

这很奇怪、我唯一能建议的是将您的电路板发送给我们  、让我们看看我们是否能找出 系统的问题。

阿拉什

您好 Arash、

好的、我可以将这些板送到哪里？

您需要什么信息？

它位于具有2mm 接头引脚的70mm x 48mm PCB 上。

I2S 音频时钟和数据都在这些引脚上。

I2C 控制被连接至一个板载 ATMega、但是通过2个串行电阻器可实现对它的访问。

但我只会发送一个模块,如果有人真的努力去看它-密切...

尊敬的 Christian：

我很快就会离开办公室、并将在7月17日回来。 因此、如果您希望 等到我返回

我会根据我的日程安排来 解决这个问题、所以可能需要一点时间、但我不承诺我可以解决这个问题、因为我想您已经检查了所有问题、但我可以再试一次。  

如果您选择发送该消息、   我需要将您的设置图片 以及要 加载 到任何通用 I2C 主器件中的任何脚本、这样我就可以 在设置完成后尽可能减少问题。

此外、如果有您认为可能有用的特殊电缆发送、请发送。

此致、

阿拉什