[参考译文] PCM5121：硬件主模式查询

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1278405/pcm5121-hardware-master-mode-enquiry

器件型号：PCM5121

大家好、

对于硬件主模式、BCLK 和 LRCLK 由 PCM512x 芯片组供电、

PCM512x 如何知道什么 FS 是时钟由 LRCLK ,因为有几个选择.

例如：当 SCK 由24.576MHz 供电时、PCM512x 如何知道 LRCLK 的频率被认为是48kHz (512fs)、96KHz (256fs)或384KHz 64fs)？

PCM512x 在硬件模式下是否仅接受32位音频深度？

谢谢。

此致、

欧内斯特

2 年多前

0 admin 2 年多前

TI__Guru**** 2382630 points

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Ernest、数据表解答了所有这些问题：

PLL 完全可编程、允许器件成为 I2S 时钟主控器并将 DSP 串行端口驱动为从端口。 PLL 也接受非标准时钟(最高50 MHz)作为源来生成音频相关时钟。请参阅第8.3.6.6节"音频速率主时钟"中的时钟主模式。

另外、查看数据表(第48页)中显示的示例之一。请参阅表36、这会很有用。 PLL 配置建议，用于了解 PLL 是如何设置的。

下面我们举例说明：

当 PLL 启用时、

FS =(PLLCLKIN×K×R)/(2048 × P) 。选择 N 值时、要使 FS×N = PLLCLKIN x K x R / P 在允许的范围内。

示例：MCLK = 12 MHz 且 FS = 48.0kHz、(N=2048)选择 P = 1、R = 1、K = 8.192、由此得出 J = 8、D = 1920的值被写入表35中的寄存器。

另请参阅图63中的 clk 树。 (PCM512x 时钟分配树) 、了解时钟是如何相关和生成的。

表4. PCM512x 音频数据格式、位深度和时钟速率表示在硬件模式下、它接受 32、24、20、16

此致、

阿拉什

0 admin 2 年多前

TI__Guru**** 2382630 points

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尊敬的 Arash：

上述解释要求通过其内部寄存器对 PLL 进行编程。这将需要 I2C 或 SPI 接口。但是、在我的应用程序中、我没有可用的 I2S/SPI 接口。我的控制器发出的 I2S 信号仅支持从模式。

因此、我只能在硬件模式下将 PCM5121配置为 I2S 主器件。

请建议如何仅通过 PCM5121引脚上的 SCK 和部分上拉/下拉电阻来控制 PCM5121、从而获得所需的采样频率。

此致 Michael

0 admin 2 年多前

TI__Guru**** 2382630 points

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Michael、您好！

Arash 到周四不在办公室、将回答您的后续问题。

感谢您的耐心等待、

J·麦克弗森

0 admin 1 年多前

TI__Guru**** 2382630 points

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谢谢。

0 admin 1 年多前

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尊敬的 Arash：

上述查询是否有任何更新？

0 admin 1 年多前

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Michael、您好！

请注意、在硬接线模式中、一旦外部 SCK 被提供、内部 PLL 就被禁用。

然而、如果 BCK 和 LRCK 启动正确(意味着您提供它们)、而 SCK 在16个连续 LRCK 周期内保持接地电平、则内部 PLL 启动、并从 BCK 基准自动生成内部 SCK。因此、在硬接线模式下、您需要提供 CLK、内部 PLL 会生成 SCK。

如果您要将 BCK 和 LRCLK 生成为主模式、则必须切换到软件模式、以便 PLL 可以根据上述说明启动并生成所需的 CLK。

此致、

阿拉什

0 admin 1 年多前

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尊敬的 Arash：

感谢您的澄清。

此致

迈克尔

0 admin 1 年多前

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不用客气。

此致、

阿拉什

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