[参考译文] PCM3070：随机关断

您好！

看起来就像时钟停止；您可以监控 ASI 总线吗？

我认为当源声音停止时、主机会停止向编解码器提供时钟。

此致。

jie feng1 说：

显示器 ASI 总线

ASI 总线在哪里？ 您是指 BCLK I2S 引脚吗？

古斯

是、监控 WCLK、BCLK。

结果如下：

BCLK：

WCLK：

播放过程中发生关机时、这些时钟都不会停止。 我还看了 CSR8675的 DOUT、它也没有停下来。

也许我的 PLL 配置不正确？ 我刚刚使用了 PurePath 的默认设置。 我同时使用 miniDSP A 和 D、这需要给 ADC 上电。 这种配置是否正确？ (从上面所附的"base_main_Rate48.cfg"开始行10247)：

#            # reg[  0][  5] = 0x91    ; P=1, R=1, J=8
w 30 05 91
#            # reg[  0][  6] = 0x08    ; P=1, R=1, J=8
> 08
#            # reg[  0][  7] = 0x00    ; D=0000 (MSB)
> 00
#            # reg[  0][  8] = 0x00    ; D=0000 (LSB)
> 00
#            # reg[  0][  4] = 0x07    ; PLL_clkin = BCLK, codec_clkin = PLL_CLK, PLL on
w 30 04 07
#            # reg[  0][ 12] = 0x88    ; MDAC = 8, divider powered on
w 30 0c 88
#            # reg[  0][ 13] = 0x00    ; DOSR = 128 (MSB)
> 00
#            # reg[  0][ 14] = 0x80    ; DOSR = 128 (LSB)
> 80
#            # reg[  0][ 11] = 0x82    ; NDAC = 2, divider powered on
w 30 0b 82
#            # reg[  0][ 81] = 0xc0    ; Power up LADC/RADC
w 30 51 c0
#            # reg[  0][ 82] = 0x00    ; Unmute LADC/RADC
> 00

那么、时钟不会 在发生这种情况时停止和恢复？

您的 PLL 设置不正确18.432MHz、因为 BCLK=PLL 和 FS=48kHz。 这应该是此 PLL 计算器中所示的分频器。

您可以从以下产品文件夹下载该计算器。

TLV320AIC3254-Q1数据表、产品信息和支持| TI.com

此致。