团队、
目前我的客户发现一个 AIC3106异常 WCLK 问题、您可以帮助解决吗？
在 AIC3106启动并将 WCLK 配置为8kHz 后、有时我们会发现 WCLK 频率更改为11kHz。 我们检查了 MCLK 是否良好。 即使我们更新 R3/R11寄存器值、WCLK 仍然异常。
我们发现、当我们通过 R3寄存器禁用和启用 PLL 时、WCLK 可以正常工作。
如果需要进一步的信息来进行调试、请告诉我。
谢谢！
您好！
我认为这是主模式、MCLK 来自 osc 吗？
请参阅以下应用程序。 有关主模式时钟配置的注意事项。
另一项需要检查的是 PLL 配置、您可以下载 PLL 时钟计算器并检查设置。
此致。
应用程序。 注意在主模式下显示、主机和编解码器器件必须使用相同的 OSC。
以防这不是您的设置中的配置。
在该设置中、您设置 Fsref=48kHz、Fs 为 Fsref/3、因此 期望 Fs 为16KHz。
您为什么看到 WCLK=8kHz、而不是16KHz？
MCLK 频率是多少？ 您可以在 PLL 计算器中输入 MCLK、并确保 ADC/DAC Fsref (PLL)等于48kHz。
如果不是、则调整系数、直到 Fsref=48kHz。
Pdjuandi,
我们使用了 PLL 计算器来确保不违反 PLL 限制：
下面我来总结一下相关情况：
对于我之前发送的寄存器序列、它针对的是 WCLK=16kHz。 根据该寄存器序列、我们发现 WCLK 频率随机为23khz、这也是异常的。
根据16kHz 配置、我们按如下所示更改了 clk 路径(蓝色路径)、WCLK 频率满足分频器设置。
似乎内部 PLL 模块在输出异常频率。 是否有任何需要读取 PLL 状态的警报或状态寄存器？
请注意、当出现问题时、我们回读 PLL 的分频器寄存器、回读值是我们在器件启动期间设置的值(以将 WCLK 设置为16kHz)。
谢谢。
强
以下是在 GPIO1上获取时钟输出的说明。
如果只有这个样品/部件有问题、可能是部件损坏。
此致。
